JPS61230355A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61230355A JPS61230355A JP60072126A JP7212685A JPS61230355A JP S61230355 A JPS61230355 A JP S61230355A JP 60072126 A JP60072126 A JP 60072126A JP 7212685 A JP7212685 A JP 7212685A JP S61230355 A JPS61230355 A JP S61230355A
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- JP
- Japan
- Prior art keywords
- region
- conductivity type
- semiconductor device
- gate
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に相補型Ｍ
ＯＳｔ界効果トランジスタ（０ＭＯＳＦＥＴ）の製造方
法に関する。
ＯＳｔ界効果トランジスタ（０ＭＯＳＦＥＴ）の製造方
法に関する。
第２図（ａｌ 〜（ｄｌは、従来の０ＭＯＳ１；Ｔの製
造方を説明するために工程順に示したマスク工程平面図
である〇 まず、第２図（ａｌ Ｋ示すように％第一導電型半導体
基板の一王面に矩形２０１の第二導電型ウェルを形成し
、素子領域の外周である矩形２０２の外側の部分にフィ
ールド領域を形成する。次に％第２図（ｂ）に示すよう
に、ゲート電極２０３を形成する。次に、第２図ｆｃ）
Ｋ示すように、第一導電型チャネルＭＯＳＦＥＴとなる
部分をマスク２０４によって後い、第二環を型チャネル
勤０８ＦＥＴとなる部分ＶＣ第二導電型不純物をイオン
注入し、第二導電型チャネルＭＯＳＦＥＴのソース、ド
レイン領域を形成する。次に、第２図（ｄ）に示すよう
に、第二導電型チャネルＭ ０８ Ｆ Ｅ ’Ｉ’部分
をマスク２０５によって機い、第−導電製チャネルＭＯ
ＳＦＥＴとなる部分に第一導電型不純物をイオン注入し
、第−導を型チャネルＭＯＳＦ’ＥＴのソース、ドレイ
ン領域を形成する。
造方を説明するために工程順に示したマスク工程平面図
である〇 まず、第２図（ａｌ Ｋ示すように％第一導電型半導体
基板の一王面に矩形２０１の第二導電型ウェルを形成し
、素子領域の外周である矩形２０２の外側の部分にフィ
ールド領域を形成する。次に％第２図（ｂ）に示すよう
に、ゲート電極２０３を形成する。次に、第２図ｆｃ）
Ｋ示すように、第一導電型チャネルＭＯＳＦＥＴとなる
部分をマスク２０４によって後い、第二環を型チャネル
勤０８ＦＥＴとなる部分ＶＣ第二導電型不純物をイオン
注入し、第二導電型チャネルＭＯＳＦＥＴのソース、ド
レイン領域を形成する。次に、第２図（ｄ）に示すよう
に、第二導電型チャネルＭ ０８ Ｆ Ｅ ’Ｉ’部分
をマスク２０５によって機い、第−導電製チャネルＭＯ
ＳＦＥＴとなる部分に第一導電型不純物をイオン注入し
、第−導を型チャネルＭＯＳＦ’ＥＴのソース、ドレイ
ン領域を形成する。
以上により従来のＭＯＳＩ；Ｔは完成する。
上述した従来の製造方法では、フィールド領域と素子領
域の境界に段差がある場合に、フォトリゾグラフィーに
よシゲートを形成するとゲートがフィールド領域と素子
領域の境界付近で素子領域中央部よシ細シ、そのため、
素子領域中央部よシ先にフィールド領域と素子領域境界
付近でパンチスルーが起こってしまい、パンチスルー電
圧が低下するという欠点かある。
域の境界に段差がある場合に、フォトリゾグラフィーに
よシゲートを形成するとゲートがフィールド領域と素子
領域の境界付近で素子領域中央部よシ細シ、そのため、
素子領域中央部よシ先にフィールド領域と素子領域境界
付近でパンチスルーが起こってしまい、パンチスルー電
圧が低下するという欠点かある。
本発明は、上記欠点を除去し、フィールド領域と素子領
域の境界に段差があシ、その結果フォトリングラフィに
よ膜形成したゲートにフィールド領域と素子領域の境界
付近に素子領域の中央部よシゲートが細くなる現象が生
じてもその境界付近でパンチスルーが起とシパンチスル
ー電圧の低下を生ずることのない半導体装置を提供する
ことを目的とする。
域の境界に段差があシ、その結果フォトリングラフィに
よ膜形成したゲートにフィールド領域と素子領域の境界
付近に素子領域の中央部よシゲートが細くなる現象が生
じてもその境界付近でパンチスルーが起とシパンチスル
ー電圧の低下を生ずることのない半導体装置を提供する
ことを目的とする。
本発明の半導体装置の製造方法は、ＭＯＳ型電界効果ト
ランジスタの素子領域に不純物を導入しソース、ドレイ
ン領域を形成する半導体装置の製造方法において、前記
不純物導入に先立ちゲートがフィールド領域と交わる部
分を含む境界付近領域をマスキングし、該マスキングし
た領域をソース・ドレインとしないようＫするととＫよ
シ構成される。
ランジスタの素子領域に不純物を導入しソース、ドレイ
ン領域を形成する半導体装置の製造方法において、前記
不純物導入に先立ちゲートがフィールド領域と交わる部
分を含む境界付近領域をマスキングし、該マスキングし
た領域をソース・ドレインとしないようＫするととＫよ
シ構成される。
次に１本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めに工程順に示した平面図である。
めに工程順に示した平面図である。
まず、第１図（ａ） Ｋ示すように、第一導電型半導体
基板の一生面に矩形１０１の第二導電製ウェルを形成し
、矩形１０２の外側の部分にフィールド領域を形成する
。すなわち、１０２は素子領域外周である。
基板の一生面に矩形１０１の第二導電製ウェルを形成し
、矩形１０２の外側の部分にフィールド領域を形成する
。すなわち、１０２は素子領域外周である。
次に％第１図（ｂｌに示すようにゲート電極１０３を形
成する。
成する。
次に、第１図（ｃ）Ｋ示すように、第−導電型チャネル
ＭＯＳＦＥＴとなる部分全体および第二導電屋ＭＯＳＦ
ＥＴとなる部分のゲートとフィールド領域の交わる部分
からゲート幅方向側に１μｍ以上、ゲート長方向にゲー
ト端から１μｍ以上マスク１０４によって嶺い、第二導
電型不純物をイオン注入するととｋよって、第二導電型
ＭＯＳＦＥＴのソース、ドレインを形成する。
ＭＯＳＦＥＴとなる部分全体および第二導電屋ＭＯＳＦ
ＥＴとなる部分のゲートとフィールド領域の交わる部分
からゲート幅方向側に１μｍ以上、ゲート長方向にゲー
ト端から１μｍ以上マスク１０４によって嶺い、第二導
電型不純物をイオン注入するととｋよって、第二導電型
ＭＯＳＦＥＴのソース、ドレインを形成する。
次に、第１図（ｄ）に示すように、第二導電型チャネル
ＭＯＳＦＥＴ部分全体およびあ一導を型ＭＯＳＦＥＴと
なる部分のケートとフィールド領域の交わる部分からゲ
ート幅方向両側に１μｍ以上、ゲート長方向にゲート端
から１μｍ以上マスク１０５によって扱い、第−導ｌ＃
ｌＬ型不純物をイオン注入することによって、第−導を
型Ｍ０８ＦＥＴのソース。
ＭＯＳＦＥＴ部分全体およびあ一導を型ＭＯＳＦＥＴと
なる部分のケートとフィールド領域の交わる部分からゲ
ート幅方向両側に１μｍ以上、ゲート長方向にゲート端
から１μｍ以上マスク１０５によって扱い、第−導ｌ＃
ｌＬ型不純物をイオン注入することによって、第−導を
型Ｍ０８ＦＥＴのソース。
ドレインを形成すると本実施例のＭＯＳＦＥＴが完成す
る。なお、境界領域のマスクの大きさはゲートのくぼみ
の大きさ、マスク合せ時の０合せずれにより違うが現在
では上記したように横方向、縦方向の両側にそれぞれ１
μｍ以上の幅をとれば本目的を達成することができる。
る。なお、境界領域のマスクの大きさはゲートのくぼみ
の大きさ、マスク合せ時の０合せずれにより違うが現在
では上記したように横方向、縦方向の両側にそれぞれ１
μｍ以上の幅をとれば本目的を達成することができる。
以上説明したように本発明によれば、ゲートが交差する
フィールド領域と素子領域との境界付近の素子領域部分
はソース、ドレイン領域を形成しないので、ゲートがフ
ィールド領域と素子領域との境界付近で細ることがあっ
ても細ることによって生ずるパンチスルー電圧の低下を
生ずることはなく、本発明の目的を達することができる
。
フィールド領域と素子領域との境界付近の素子領域部分
はソース、ドレイン領域を形成しないので、ゲートがフ
ィールド領域と素子領域との境界付近で細ることがあっ
ても細ることによって生ずるパンチスルー電圧の低下を
生ずることはなく、本発明の目的を達することができる
。
第１図１ａ）〜（ｄ）は本発明の一実施例を説明するた
めに工程順に示した平面図、第２図（ａ）〜（ｄｌは従
来のＭＯＳＦＥＴの製造方法を説明するために工程順に
示した平面図である。 １０１・・・・・・第二導電量ウェル外周、１ｏ２・・
・・・・素子領域外周、］ｏ３・・・・・・ゲート電極
、】ｏ４・・・・・・第二導電型不純物イオン注入時の
マスク、１０５・・・・・・第一導電型不純物イオン注
入時のマスク、２０１・・・・・・第二導を型ウェル外
周、２ｏ２・・・・・・素子領域外周、２０３・・・・
・・ゲート電極、２０４・・・・・・第二導電型不純物
イオン注入時のマスク、２ｏ５・・・・・・第一導電型
不純物イオン注入時のマスク。 ／１−一一＼ （ａ） 馬２図
めに工程順に示した平面図、第２図（ａ）〜（ｄｌは従
来のＭＯＳＦＥＴの製造方法を説明するために工程順に
示した平面図である。 １０１・・・・・・第二導電量ウェル外周、１ｏ２・・
・・・・素子領域外周、］ｏ３・・・・・・ゲート電極
、】ｏ４・・・・・・第二導電型不純物イオン注入時の
マスク、１０５・・・・・・第一導電型不純物イオン注
入時のマスク、２０１・・・・・・第二導を型ウェル外
周、２ｏ２・・・・・・素子領域外周、２０３・・・・
・・ゲート電極、２０４・・・・・・第二導電型不純物
イオン注入時のマスク、２ｏ５・・・・・・第一導電型
不純物イオン注入時のマスク。 ／１−一一＼ （ａ） 馬２図
Claims (1)
- ＭＯＳ型電界効果トランジスタの素子領域に不純物を導
入しソース、ドレイン領域を形成する半導体装置の製造
方法において、前記不純物導入に先立ちゲートがフィー
ルド領域と交わる部分を含む境界付近領域をマスキング
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072126A JPS61230355A (ja) | 1985-04-05 | 1985-04-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072126A JPS61230355A (ja) | 1985-04-05 | 1985-04-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61230355A true JPS61230355A (ja) | 1986-10-14 |
Family
ID=13480313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60072126A Pending JPS61230355A (ja) | 1985-04-05 | 1985-04-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61230355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015188103A (ja) * | 2015-06-03 | 2015-10-29 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
-
1985
- 1985-04-05 JP JP60072126A patent/JPS61230355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015188103A (ja) * | 2015-06-03 | 2015-10-29 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
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