JPH02250370A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02250370A JPH02250370A JP7213589A JP7213589A JPH02250370A JP H02250370 A JPH02250370 A JP H02250370A JP 7213589 A JP7213589 A JP 7213589A JP 7213589 A JP7213589 A JP 7213589A JP H02250370 A JPH02250370 A JP H02250370A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- power source
- bonding pad
- power supply
- outer periphery
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に電源用コンデンサ
を有する半導体集積回路に関する。
を有する半導体集積回路に関する。
従来の半導体集積回路は、半導体基板上に設けたトラン
ジスタのジャンクション容量を利用して電源用のコンデ
ンサを形成していた。
ジスタのジャンクション容量を利用して電源用のコンデ
ンサを形成していた。
上述した従来の半導体集積回路は、出力トランジスタが
複数個同時に動作する場合、半導体チップ上の電源の揺
れが、伝達遅延時間に影響を与え、さらに電源の揺れが
大きな場合はトランジスタの論理量電圧の変動からフリ
ップフロップ回路が誤動作する等の問題点があった。
複数個同時に動作する場合、半導体チップ上の電源の揺
れが、伝達遅延時間に影響を与え、さらに電源の揺れが
大きな場合はトランジスタの論理量電圧の変動からフリ
ップフロップ回路が誤動作する等の問題点があった。
また、トランジスタのジャンクション容量を利用して電
源用のコンデンサを形成する場合、面積の割には容量は
小さく（バイアスＯ■において、同一専有面積における
ゲート容量の半分程度）、またバイアス電圧（電源電圧
〉によって容量値が空乏層の影響により変り、特に、ト
ランジスタの能力が増し、電源の揺れが大きくなる高電
圧機種になるほど半導体基板の不純物濃度を必然的に低
くする必要がありその結果容量値が小さくなるという欠
点がある。
源用のコンデンサを形成する場合、面積の割には容量は
小さく（バイアスＯ■において、同一専有面積における
ゲート容量の半分程度）、またバイアス電圧（電源電圧
〉によって容量値が空乏層の影響により変り、特に、ト
ランジスタの能力が増し、電源の揺れが大きくなる高電
圧機種になるほど半導体基板の不純物濃度を必然的に低
くする必要がありその結果容量値が小さくなるという欠
点がある。
本発明の半導体集積回路は、−導電型半導体基板の周縁
部のボンディングパッド形成領域の外周に前記ボンディ
ングパッド形成領域を取囲むように設けた逆導電型のウ
ェルと、前記ウェルを含む表面に設けた誘電体層と、前
記誘電体層上に設けたゲート電極とを有するＭＯＳ型容
量部と、前記ゲート電極を含む表面に設けた眉間絶縁膜
と、前記層間絶縁膜に設けた開口部と、前記開口部の前
記ゲート電極と接続し前記ボンディングパッド形成領域
の外周を取囲むように前記層間絶縁膜上に設けた電源配
線とを含んで構成される。
部のボンディングパッド形成領域の外周に前記ボンディ
ングパッド形成領域を取囲むように設けた逆導電型のウ
ェルと、前記ウェルを含む表面に設けた誘電体層と、前
記誘電体層上に設けたゲート電極とを有するＭＯＳ型容
量部と、前記ゲート電極を含む表面に設けた眉間絶縁膜
と、前記層間絶縁膜に設けた開口部と、前記開口部の前
記ゲート電極と接続し前記ボンディングパッド形成領域
の外周を取囲むように前記層間絶縁膜上に設けた電源配
線とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図及び第２図は本発明の一実施例を示す半導体チッ
プの断面模式図及び等価回路図である。
プの断面模式図及び等価回路図である。
第１図及び第２図に示すように、Ｎ型のシリコン基板１
の周縁部に配列して設けるボンディングパッド形成領域
（図示せず）の外周に前記ボンディングパッド形成領域
を取囲むように選択的に設けたＰ型のウェル２と、ウェ
ル２を含む表面に設けた誘電体の酸化膜３と、ウェル２
の上の酸化膜３の上に選択的に設けたゲート電極４と、
ゲート電極４に整合してウェル２に設けたＮ＋型の拡散
層５と、拡散層５と接してウェル２内に設けたＰ＋型の
拡散Ｍ６と、ゲート電極４を含む表面に設けた層間絶縁
膜７と、眉間絶縁膜７を選択的にエツチングして設けた
開口部と前記開口部のゲート電４ｆ！ｉ４と接続し、層
間絶縁膜７の上を前記ボンディングパッド形成領域の外
周に設けた電源配線８とを有して半導体集積回路を構成
し、拡散層５．６のそれぞれを電源の高電位■ＤＤに接
続し、電源配線８を電源の低電位ｖｓＳに接続して電源
用コンデンサＣを構成する。
の周縁部に配列して設けるボンディングパッド形成領域
（図示せず）の外周に前記ボンディングパッド形成領域
を取囲むように選択的に設けたＰ型のウェル２と、ウェ
ル２を含む表面に設けた誘電体の酸化膜３と、ウェル２
の上の酸化膜３の上に選択的に設けたゲート電極４と、
ゲート電極４に整合してウェル２に設けたＮ＋型の拡散
層５と、拡散層５と接してウェル２内に設けたＰ＋型の
拡散Ｍ６と、ゲート電極４を含む表面に設けた層間絶縁
膜７と、眉間絶縁膜７を選択的にエツチングして設けた
開口部と前記開口部のゲート電４ｆ！ｉ４と接続し、層
間絶縁膜７の上を前記ボンディングパッド形成領域の外
周に設けた電源配線８とを有して半導体集積回路を構成
し、拡散層５．６のそれぞれを電源の高電位■ＤＤに接
続し、電源配線８を電源の低電位ｖｓＳに接続して電源
用コンデンサＣを構成する。
ＭＯＳトランジスタでは適当なゲートバイアスの下で、
蓄積状態、空乏状態、空乏−反転状態のうち、いずれか
ひとつの状態をとるが、まず、空乏状態の領域を使用す
ると、空乏層の広がりにより空乏領域容量がゲート容量
と基盤間に直列接続されたと等価になり、容量値が減少
する。また、空乏−反転状態の領域を使用すると低周波
ではよいが高周波ではゲート下のキャリアの発生−再結
合プロセスにおいてそのスピードが追従出来ず、反転層
に瞬間的に電子を供給できなくなり、容量値としては、
一定の極小値に保たれることになる。すなわち、空乏状
態の領域を使用した場合は、専有面積の割に小さい値と
なり、空乏−反転領域を使用した場合は、高周波成分を
有する電源の揺れノイズに対しては実効的に容量は小さ
くなってしまう。
蓄積状態、空乏状態、空乏−反転状態のうち、いずれか
ひとつの状態をとるが、まず、空乏状態の領域を使用す
ると、空乏層の広がりにより空乏領域容量がゲート容量
と基盤間に直列接続されたと等価になり、容量値が減少
する。また、空乏−反転状態の領域を使用すると低周波
ではよいが高周波ではゲート下のキャリアの発生−再結
合プロセスにおいてそのスピードが追従出来ず、反転層
に瞬間的に電子を供給できなくなり、容量値としては、
一定の極小値に保たれることになる。すなわち、空乏状
態の領域を使用した場合は、専有面積の割に小さい値と
なり、空乏−反転領域を使用した場合は、高周波成分を
有する電源の揺れノイズに対しては実効的に容量は小さ
くなってしまう。
本発明の構造では、ゲートの電位がＶｓ、、バッグゲー
トの電位が■ＤＤであることから蓄積状態の領域を使用
することになり、高周波においてもほぼ酸化膜の容量値
に相当する容量Ｃ０ 但し、 Ｃｏ二単位面積当りのゲート容量 ε。Ｘ：ゲート酸化膜の比誘電率 ε。：真空の誘電率 ｔｏＸ：ゲート酸化膜厚 を得ることができ同一専有面積で大きな容量を有するコ
ンデンサを得ることができる。
トの電位が■ＤＤであることから蓄積状態の領域を使用
することになり、高周波においてもほぼ酸化膜の容量値
に相当する容量Ｃ０ 但し、 Ｃｏ二単位面積当りのゲート容量 ε。Ｘ：ゲート酸化膜の比誘電率 ε。：真空の誘電率 ｔｏＸ：ゲート酸化膜厚 を得ることができ同一専有面積で大きな容量を有するコ
ンデンサを得ることができる。
以上説明したように本発明は、半導体チップの周縁部の
ボンディングパッド形成領域の外周の半導体基板に設け
たウェルと、ウェルの上に設けた誘電体層を介して設け
たゲート電極による容量部と、ゲート電極を含む表面に
設けた眉間絶縁膜と、層間絶縁膜に設けた開口部を介し
てゲート電極と接続し、且つボンディング形成領域の外
周に設けた電源配線とを有して構成することにより半導
体チップの寸法を拡大することもなく、また、使用トラ
ンジスタをデイプレッション型にしておくため、広範な
電源電圧範囲を有するチップにおいても容量の変化しな
い電源用コンデンサを得ることが出来る。
ボンディングパッド形成領域の外周の半導体基板に設け
たウェルと、ウェルの上に設けた誘電体層を介して設け
たゲート電極による容量部と、ゲート電極を含む表面に
設けた眉間絶縁膜と、層間絶縁膜に設けた開口部を介し
てゲート電極と接続し、且つボンディング形成領域の外
周に設けた電源配線とを有して構成することにより半導
体チップの寸法を拡大することもなく、また、使用トラ
ンジスタをデイプレッション型にしておくため、広範な
電源電圧範囲を有するチップにおいても容量の変化しな
い電源用コンデンサを得ることが出来る。
また、半導体周縁部の電源配線下を利用することから、
入出力端子が増えてチップ寸法が増加すればするほど大
きな容量を得ることができ、複数の出力同時動作時等に
よる電源の揺れを低減出来る。
入出力端子が増えてチップ寸法が増加すればするほど大
きな容量を得ることができ、複数の出力同時動作時等に
よる電源の揺れを低減出来る。
第１図及び第２図は本発明の一実施例を、示す半導体チ
ップの断面模式図及び等価回路図である。 １・・・シリコン基板、２・・・ウェル、３・・・酸化
膜、４・・・ゲート電極、５．６・・・拡散層、７・・
・層間絶縁膜、８・・・電源配線。
ップの断面模式図及び等価回路図である。 １・・・シリコン基板、２・・・ウェル、３・・・酸化
膜、４・・・ゲート電極、５．６・・・拡散層、７・・
・層間絶縁膜、８・・・電源配線。
Claims (1)
- 一導電型半導体基板の周縁部のボンディングパッド形成
領域の外周に前記ボンディングパッド形成領域を取囲む
ように設けた逆導電型のウェルと、前記ウェルを含む表
面に設けた誘電体層と、前記誘電体層上に設けたゲート
電極とを有するＭＯＳ型容量部と、前記ゲート電極を含
む表面に設けた層間絶縁膜と、前記層間絶縁膜に設けた
開口部と、前記開口部の前記ゲート電極と接続し前記ボ
ンディングパッド形成領域の外周を取囲むように前記層
間絶縁膜上に設けた電源配線とを含むことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7213589A JPH02250370A (ja) | 1989-03-23 | 1989-03-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7213589A JPH02250370A (ja) | 1989-03-23 | 1989-03-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02250370A true JPH02250370A (ja) | 1990-10-08 |
Family
ID=13480545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7213589A Pending JPH02250370A (ja) | 1989-03-23 | 1989-03-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02250370A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19736197C1 (de) * | 1997-08-20 | 1999-03-04 | Siemens Ag | Integrierte Schaltung mit Kondensatoren |
| WO2000036651A1 (de) * | 1998-12-16 | 2000-06-22 | Infineon Technologies Ag | Integrierte schaltung mit kapazitiven elementen |
-
1989
- 1989-03-23 JP JP7213589A patent/JPH02250370A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19736197C1 (de) * | 1997-08-20 | 1999-03-04 | Siemens Ag | Integrierte Schaltung mit Kondensatoren |
| US6104080A (en) * | 1997-08-20 | 2000-08-15 | Siemens Aktiengesellschaft | Integrated circuit having capacitors for smoothing a supply voltage |
| EP0908950A3 (de) * | 1997-08-20 | 2001-05-09 | Siemens Aktiengesellschaft | Integrierte Schaltung |
| WO2000036651A1 (de) * | 1998-12-16 | 2000-06-22 | Infineon Technologies Ag | Integrierte schaltung mit kapazitiven elementen |
| KR20010040904A (ko) * | 1998-12-16 | 2001-05-15 | 인피니언 테크놀로지스 아게 | 용량성 성분들을 가지는 집적 회로 |
| US6465868B1 (en) | 1998-12-16 | 2002-10-15 | Infineon Technologies Ag | Integrated circuit having capacitive elements |
| USRE39124E1 (en) * | 1998-12-16 | 2006-06-13 | Infineon Technologies Ag | Integrated circuit having capacitive elements |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3057661B2 (ja) | 半導体装置 | |
| JP2950558B2 (ja) | 半導体装置 | |
| KR900000820B1 (ko) | 반도체 메모리 장치 | |
| JPH0828477B2 (ja) | 三重構造を有する半導体メモリ装置 | |
| US6143614A (en) | Monolithic inductor | |
| KR950007080A (ko) | 주변회로(esd)보호회로 제조방법 | |
| US5311050A (en) | Semiconductor vertical MOSFET inverter circuit | |
| JPS6386465A (ja) | 基板にキャパシタを形成する方法 | |
| US7247918B2 (en) | MOS capacitor type semiconductor device and crystal oscillation device using the same | |
| JPH02250370A (ja) | 半導体集積回路 | |
| KR19980080875A (ko) | 반도체장치 및 그 제조방법 | |
| US4868627A (en) | Complementary semiconductor integrated circuit device capable of absorbing noise | |
| JP3019038B2 (ja) | 半導体装置 | |
| JP2780896B2 (ja) | 半導体集積回路の製造方法 | |
| JP2840239B2 (ja) | マスタースライス型半導体装置 | |
| US6429469B1 (en) | Optical Proximity Correction Structures Having Decoupling Capacitors | |
| JPH0319267A (ja) | 半導体集積回路装置 | |
| JPH02216862A (ja) | 半導体装置 | |
| JPH02137256A (ja) | 半導体集積回路 | |
| KR940004255B1 (ko) | 반도체 집적회로장치 | |
| JP2555794B2 (ja) | 半導体装置 | |
| JPS6310578B2 (ja) | ||
| JPH09246476A (ja) | 半導体集積回路の電源線及びそのレイアウト方法 | |
| JPH0513680A (ja) | 半導体装置 | |
| JP3189797B2 (ja) | 半導体集積回路の製造方法 |