JPS6310578B2 - - Google Patents
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- JPS6310578B2 JPS6310578B2 JP54060898A JP6089879A JPS6310578B2 JP S6310578 B2 JPS6310578 B2 JP S6310578B2 JP 54060898 A JP54060898 A JP 54060898A JP 6089879 A JP6089879 A JP 6089879A JP S6310578 B2 JPS6310578 B2 JP S6310578B2
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- capacitance
- bonding pad
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
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- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
本発明は半導体装置の外部からみた容量の増加
の要因となるボンデイングパツド部による寄生容
量を減少した半導体装置に関する。 集積化した半導体装置は高密度化が進み、内部
のバイポーラトランジスタ、FET、又はSIT等の
個別の素子はますます小さくなつてきている。し
かし、これらの特性を外部に取り出す為に設けら
れているボンデイングパツド部の大きさは、その
製作上の問題によつて大きさをあまり減少でき
ず、ある一定の大きさを必要としている。 このことは、外部より半導体装置の特性を測定
した場合に、その全容量Ｃはバイポーラトランジ
スタ、電界効果トランジスタ（FET）、静電誘導
トランジスタ（SIT）等の各素子の有する容量と
この容量と並列に配置されるボンデイングパツド
部の有する容量との和となつて現われる。すなわ
ち素子自体の容量がますます小さくなつていくの
に対してボンデイングパツド部の容量は前述のよ
うにあまり減少していないので、相対的にボンデ
イングパツドの有する容量の問題が大きくなる。
高周波使用等を目的として素子の容量を減らして
もボンデイングパツド部の容量の付加によりその
特性は期待するほど向上しないという問題が生じ
ている。さらにこのボンデイングパツドの寄生容
量は電圧変化と共に変動して雑音の原因となる。 本発明の目的は、ボンデイング面積をあまり減
少させることなく、前記のボンデイングパツド部
による寄生容量を小さくかつ一定にすることによ
つて、外部からみた容量を減少させかつ、雑音を
減少させた半導体装置を提供することにある。 以下図面を参照して本発明を詳細に説明する。 本発明の実施例の説明に先立つて従来のボンデ
イングパツドを説明する。 第１図ａは従来のボンデイングパツド部の一例
の断面図である。 n+基板１上にn-のエピタキシヤル動作層２、
その上に酸化膜等の絶縁物層３、その上に半導体
素子（図示せず）から引き出されたAl等のボン
デイングパツド４が形成されている。ボンデイン
グパツド４による空乏層５を点線で示している。 第１図ｂは、外部からみたこれらの容量を示し
ている。 半導体素子の容量C1とボンデイングパツド部
の容量C2が並列に接続されている。容量C2はボ
ンデイングパツドの金属（導電体）・絶縁物、半
導体構造に寄生するものである。なお動作時に問
題となるのは微分容量Ｃ＝dQ／dVであるので、
以下微分容量とする。 第１図ｃは、ボンデイングパツド部の微分容量
C2と、ボンデイングパツドの基板に対する電圧
ＶとのＣ−Ｖ関係を示す。横軸は前記電圧Ｖで、
縦軸は前記微分容量C2である。第１図ｂの容量
C2は主にボンデイングパツド４と酸化膜ないし
他の絶縁膜３を介して隣接するn-型エピタキシ
ヤル層２との間の容量で形成される。n-型エピ
タキシヤル層２の表面に空乏層５が生じている時
は、ボンデイングパツド４と空乏層５の端部とを
極板とする容量であると近似することができる。
もちろん、絶縁膜３による容量と空乏層による容
量とに分解して考えても差し支えない。空乏層５
は電圧Ｖの値によつてその幅を変化させるので容
量C2は電圧Ｖに依存して変化する容量となつて
いる。第１図ａ，ｃによつてボンデイングパツド
部４の容量の変化について説明する。 ボンデイングパツド部４にn+型基板１に対し
て正極性の電圧を印加して半導体素子を動作すれ
ばボンデイングパツド部４に付随する空乏層５は
ほとんどn-型層２の内部には広がらずボンデイ
ングパツド部４の付随容量C2はほぼ酸化膜の厚
みによつて決定される大きな値となる。 又ボンデイングパツド部４にn+型基板１に対
して負極性の電圧を印加して半導体素子を動作す
れば、ボンデイングパツド部４に付随する空乏層
はn-型層２の内部に拡がる。空乏層の拡がりと
共に容量は減少していく。ある値以上の負電圧に
なるとボンデイングパツドに近い半導体表面付近
から反転層が生じ容量は再び増加する（低周波の
曲線）。但し高周波（約100MHz以上）の場合は反
転層中のキヤリア（バルクのシリコンに対する少
数キヤリア）は加えた信号に従つて平衡状態を保
つことができないので空乏層の幅の変化だけが容
量に影響する。したがつて容量は小さな値を保つ
（高周波の曲線）。 いずれの場合も印加電圧の値によつては、容量
は大きな値となり、かつ変動するものとなる。た
とえば基板１の電位に対して正の電圧となる端子
の場合容量は必然的に大きな値になつてしまう。
このことは、半導体素子の外部よりみた容量Ct
は半導体素子の有する小さい容量C1と動作電圧
で大きく変化するボンデイングパツド部の大きな
付随容量C2との和となつてあらわれ、半導体素
子の特性の劣化、雑音発生等の悪影響を与えてい
る。 誘電体を間に挾んだ平行極板による容量Ｃは、
一般にＣ＝ε・Ｓ／ｄ（ただし、εは誘電率、Ｓ
は対向極板の面積、ｄは極板間の距離である。）
で表わされるため、従来は前記ボンデイングパツ
ド部４の容量Ｃを小さくするには酸化膜３を厚く
して、すなわちＣ＝ε・Ｓ／ｄのｄを大きくする
ことにより、容量を小さくする方法がとられてい
る。しかし半導体装置技術の問題によつてｄは約
1μ程度であり容量の減少にも限界が生じている。 第２図に本発明の実施例を示す。本発明による
ボンデイングパツド部の一例の断面図である。ｎ
基板１に対してボンデイングパツド部の電位が負
の場合の例がn+基板１上にn-のエピタキシヤル
動作層２、その中間にp+又はp-の反対導電型の
薄層６をはさみ、その上に酸化膜等の絶縁物層
３、その上に半導体素子（図示せず）から引き出
されたAl等のボンデイングパツド４が形成され
ている。p+又はp-の薄層６によつてn-層２中に
生じる空乏層５を点線で示す。ボンデイングパツ
ド４の寄生容量はボンデイングパツド４とn-層
２との間の容量とn-層２とp+（p-）層６との間の
容量とp+層６と基板１との間の容量との直列容
量となる。p+（p-）層６も全て空乏化すればボン
デイングパツド４と基板１との間の容量と考えて
もよい。 第２図のようにボンデイングパツド部４の下の
全領域にわたつて半導体素子と電気的に分離した
p+又はp-の薄層６を設けることによつて、n-型
層内に空乏層を拡げ、ボンデイングパツド４の寄
生容量を小さくする。より好ましくはボンデイン
グパツド部４の下のn-型層２をn+型基板１に到
達するまで完全に空乏層とするのである。空乏層
５がn+型基板１まで到達すれば、その後は空乏
層はほとんど拡がらず容量も変化しなくなる。ボ
ンデイングパツドの寄生容量が減少し、一定値と
なれば、外部から見た半導体素子の特性は大きく
向上する。 本発明の構造において、ボンデイングパツド４
の微分寄生容量C2は、ボンデイングパツド４と
n-層２との間の容量C21とn-層２と基板１との間
の容量C22の直列容量となるので、 １／C2＝１／C21＋１／C22 となる。C22が非常に小さい値になるのでC21が大
きくてもC2が非常に小さくできる。 本発明の実施例によるボンデイングパツド部の
容量値を従来の酸化膜のみの場合と比較して表１
に記す。
の要因となるボンデイングパツド部による寄生容
量を減少した半導体装置に関する。 集積化した半導体装置は高密度化が進み、内部
のバイポーラトランジスタ、FET、又はSIT等の
個別の素子はますます小さくなつてきている。し
かし、これらの特性を外部に取り出す為に設けら
れているボンデイングパツド部の大きさは、その
製作上の問題によつて大きさをあまり減少でき
ず、ある一定の大きさを必要としている。 このことは、外部より半導体装置の特性を測定
した場合に、その全容量Ｃはバイポーラトランジ
スタ、電界効果トランジスタ（FET）、静電誘導
トランジスタ（SIT）等の各素子の有する容量と
この容量と並列に配置されるボンデイングパツド
部の有する容量との和となつて現われる。すなわ
ち素子自体の容量がますます小さくなつていくの
に対してボンデイングパツド部の容量は前述のよ
うにあまり減少していないので、相対的にボンデ
イングパツドの有する容量の問題が大きくなる。
高周波使用等を目的として素子の容量を減らして
もボンデイングパツド部の容量の付加によりその
特性は期待するほど向上しないという問題が生じ
ている。さらにこのボンデイングパツドの寄生容
量は電圧変化と共に変動して雑音の原因となる。 本発明の目的は、ボンデイング面積をあまり減
少させることなく、前記のボンデイングパツド部
による寄生容量を小さくかつ一定にすることによ
つて、外部からみた容量を減少させかつ、雑音を
減少させた半導体装置を提供することにある。 以下図面を参照して本発明を詳細に説明する。 本発明の実施例の説明に先立つて従来のボンデ
イングパツドを説明する。 第１図ａは従来のボンデイングパツド部の一例
の断面図である。 n+基板１上にn-のエピタキシヤル動作層２、
その上に酸化膜等の絶縁物層３、その上に半導体
素子（図示せず）から引き出されたAl等のボン
デイングパツド４が形成されている。ボンデイン
グパツド４による空乏層５を点線で示している。 第１図ｂは、外部からみたこれらの容量を示し
ている。 半導体素子の容量C1とボンデイングパツド部
の容量C2が並列に接続されている。容量C2はボ
ンデイングパツドの金属（導電体）・絶縁物、半
導体構造に寄生するものである。なお動作時に問
題となるのは微分容量Ｃ＝dQ／dVであるので、
以下微分容量とする。 第１図ｃは、ボンデイングパツド部の微分容量
C2と、ボンデイングパツドの基板に対する電圧
ＶとのＣ−Ｖ関係を示す。横軸は前記電圧Ｖで、
縦軸は前記微分容量C2である。第１図ｂの容量
C2は主にボンデイングパツド４と酸化膜ないし
他の絶縁膜３を介して隣接するn-型エピタキシ
ヤル層２との間の容量で形成される。n-型エピ
タキシヤル層２の表面に空乏層５が生じている時
は、ボンデイングパツド４と空乏層５の端部とを
極板とする容量であると近似することができる。
もちろん、絶縁膜３による容量と空乏層による容
量とに分解して考えても差し支えない。空乏層５
は電圧Ｖの値によつてその幅を変化させるので容
量C2は電圧Ｖに依存して変化する容量となつて
いる。第１図ａ，ｃによつてボンデイングパツド
部４の容量の変化について説明する。 ボンデイングパツド部４にn+型基板１に対し
て正極性の電圧を印加して半導体素子を動作すれ
ばボンデイングパツド部４に付随する空乏層５は
ほとんどn-型層２の内部には広がらずボンデイ
ングパツド部４の付随容量C2はほぼ酸化膜の厚
みによつて決定される大きな値となる。 又ボンデイングパツド部４にn+型基板１に対
して負極性の電圧を印加して半導体素子を動作す
れば、ボンデイングパツド部４に付随する空乏層
はn-型層２の内部に拡がる。空乏層の拡がりと
共に容量は減少していく。ある値以上の負電圧に
なるとボンデイングパツドに近い半導体表面付近
から反転層が生じ容量は再び増加する（低周波の
曲線）。但し高周波（約100MHz以上）の場合は反
転層中のキヤリア（バルクのシリコンに対する少
数キヤリア）は加えた信号に従つて平衡状態を保
つことができないので空乏層の幅の変化だけが容
量に影響する。したがつて容量は小さな値を保つ
（高周波の曲線）。 いずれの場合も印加電圧の値によつては、容量
は大きな値となり、かつ変動するものとなる。た
とえば基板１の電位に対して正の電圧となる端子
の場合容量は必然的に大きな値になつてしまう。
このことは、半導体素子の外部よりみた容量Ct
は半導体素子の有する小さい容量C1と動作電圧
で大きく変化するボンデイングパツド部の大きな
付随容量C2との和となつてあらわれ、半導体素
子の特性の劣化、雑音発生等の悪影響を与えてい
る。 誘電体を間に挾んだ平行極板による容量Ｃは、
一般にＣ＝ε・Ｓ／ｄ（ただし、εは誘電率、Ｓ
は対向極板の面積、ｄは極板間の距離である。）
で表わされるため、従来は前記ボンデイングパツ
ド部４の容量Ｃを小さくするには酸化膜３を厚く
して、すなわちＣ＝ε・Ｓ／ｄのｄを大きくする
ことにより、容量を小さくする方法がとられてい
る。しかし半導体装置技術の問題によつてｄは約
1μ程度であり容量の減少にも限界が生じている。 第２図に本発明の実施例を示す。本発明による
ボンデイングパツド部の一例の断面図である。ｎ
基板１に対してボンデイングパツド部の電位が負
の場合の例がn+基板１上にn-のエピタキシヤル
動作層２、その中間にp+又はp-の反対導電型の
薄層６をはさみ、その上に酸化膜等の絶縁物層
３、その上に半導体素子（図示せず）から引き出
されたAl等のボンデイングパツド４が形成され
ている。p+又はp-の薄層６によつてn-層２中に
生じる空乏層５を点線で示す。ボンデイングパツ
ド４の寄生容量はボンデイングパツド４とn-層
２との間の容量とn-層２とp+（p-）層６との間の
容量とp+層６と基板１との間の容量との直列容
量となる。p+（p-）層６も全て空乏化すればボン
デイングパツド４と基板１との間の容量と考えて
もよい。 第２図のようにボンデイングパツド部４の下の
全領域にわたつて半導体素子と電気的に分離した
p+又はp-の薄層６を設けることによつて、n-型
層内に空乏層を拡げ、ボンデイングパツド４の寄
生容量を小さくする。より好ましくはボンデイン
グパツド部４の下のn-型層２をn+型基板１に到
達するまで完全に空乏層とするのである。空乏層
５がn+型基板１まで到達すれば、その後は空乏
層はほとんど拡がらず容量も変化しなくなる。ボ
ンデイングパツドの寄生容量が減少し、一定値と
なれば、外部から見た半導体素子の特性は大きく
向上する。 本発明の構造において、ボンデイングパツド４
の微分寄生容量C2は、ボンデイングパツド４と
n-層２との間の容量C21とn-層２と基板１との間
の容量C22の直列容量となるので、 １／C2＝１／C21＋１／C22 となる。C22が非常に小さい値になるのでC21が大
きくてもC2が非常に小さくできる。 本発明の実施例によるボンデイングパツド部の
容量値を従来の酸化膜のみの場合と比較して表１
に記す。
【表】
従来と本発明によるボンデイングパツド部容量
の比較 （ボンデイングパツド部零電圧） ボンデイングパツド部の大きさは従来の場合
は、面積を100μ×100μとし、酸化膜３の厚さを
1μとし、酸化膜の誘電率を3.2として算出した。
なお、空乏層は半導体内部には拡がつていないと
仮定した。 本発明の場合は、ボンデイングパツドの大き
さ、酸化膜厚みは従来と同様とした。p+又はp-
の薄層６内には空乏層は拡がらないとした。n-
層２は拡散電位のみで全部空乏層になつていると
し、シリコンの誘電率は11.8とした。又空乏層が
n+基板１まで完全に拡がらずその結果容量が変
動すると雑音等の要因となるのでn-層の不純物
密度によつて、n-層の厚みを変え、空乏層がn-
層全体に拡がるようにしてある。 本発明のボンデイングパツドの容量は表１によ
るとn-型層の不純物密度１×1013／cm3、厚さ9μの
場合、約1/3.4に減少する。たとえばnpnトラン
ジスタの場合、ｐ型ベース拡散と同時にボンデイ
ングパツド部にもｐ拡散を行なうという簡単な工
程のみで、従来問題となつていたボンデイングパ
ツド部の容量はボンデイングパツドの大きさ、酸
化膜の厚みを変化することなく約1/3.4に減少で
きる。n-型層の厚さが9μ以下であれば、その分
容量が増加するが動作電圧によつて変化しないよ
うにできる。 すなわち、n-層が空乏化すると非常に小さい
容量が直列に接続されるので、絶縁膜３を挾んで
ボンデイングパツド４とn-層２とが形成する容
量C21が大きくても全体の容量は小さい方の容量
でほとんど決定され小さい値になる。ｐ型層３の
不純物密度が高い場合、ｐ型層３内の空乏層はほ
とんど問題にならない。 ｐ型層３の不純物密度が1018cm-3、n-層２の不
純物密度が1014cm-3の場合、空乏層の幅は不純物
密度の1/2乗に逆比例するのでｐ型層３の内部に
は空乏層はほとんど拡がらずn-層２内部のみに
拡がる。ｐ型層３内部の空乏層幅は、1018cm-3の
不純物密度の場合、10V印加で約0.1μしかなく、
変化はごくわずかである。なお低抵抗基板は逆導
電型でもよい。 次に本発明のもう１つの実施例を示す。 第３図はn-層２が非常に厚い場合、又はボン
デイングパツド部の電位が拡散電位以下の正負両
極性の場合等に適した実施例で、基板がp+（p-）
型である場合と同様両側から空乏層が拡がるので
厚い高抵抗動作層でも空乏化できる。 次に各デバイスについての実施例を第４図及び
第５図に構成図で示しそれぞれについて以下順次
説明する。 第４図はＮチヤンネル表面配線型SIT及び
BSITの場合の実施例の断面図である。SITは高
周波高出力用として正立動作を行なう場合で、ソ
ースに対してドレインは正、ゲートが負で動作す
る場合、BSITにおいてはソースに対してドレイ
ン、ゲート共に正でドレイン電圧はゲート電圧よ
りも大きい場合のものである。N+基板１がドレ
イン、N-層２が動作層、p+拡散層７がゲート領
域、N+拡散層８がソース領域である。p+拡散層
７及びN+拡散層８の上にはAl等によつて電極が
形成され、Al配線により各々ボンデイングパツ
ド９，１２に配線される。このSITを動作する場
合は、N+基板のドレインを基準にすればソース、
ゲートは低電位（負極性）になるので第２図の例
と同様にソースボンデイングパツド１２の下の
N+基板１と動作層２との境界にｐ領域１５を設
ける。逆バイアスでｐ領域１１からN-層２内に
空乏層が拡がり、容量が低減でき変動も少なくす
ることができる。第４図はN+基板上のＮチヤン
ネル表面配線型SITの場合の倒立動作の実施例の
断面図である。動作電圧は通常の動作としてソー
スに対してドレインが正、ゲートが負で動作する
場合の実施例である。ゲートボンデイングパツド
９ではその下の酸化膜下にp+（p-）層１１を設け
る。ドレインボンデイングパツド１２では、基板
に対して正電圧が印加されるのでその下のN+基
板１１と動作層２との境界にp+（p-）層１５を設
ける。第５図はｎチヤンネル表面配線型BSITの
場合の実施例の断面図である。なお第５図は、素
子部分の空乏層は図示していない。このBSITは
倒立動作を行なうものでn+基板１をソースとし
て用いる。動作電圧は、通常の動作としてソース
に対してドレイン電圧、ゲート電圧共に正極性で
ドレイン電圧がゲート電圧よりも大きい場合であ
る。この場合はゲートボンデイングパツド９、ド
レインボンデイングパツド１７の下のn+基板１
とn-動作層２との境界にp+（p-）層１５を設け
る。ゲートボンデイングパツド９の下でn-層２
が空乏層で満たされるように設計する。パツド下
のn-層２を選択的に薄くしてもよい。 以上各個別素子を例にとつて説明してきたが、
集積回路の場合も以上に説明した本発明の基本的
構造を適用できることは自明であろう。基板の電
位Vsとボンデイングパツドの電位VBPを比較し、
高抵抗層が逆バイアスされ、その内部に空乏層が
拡がるように高抵抗層と逆の導電型の領域を付加
することによつて、ボンデイングパツドの容量を
減少できる。動作状態で空乏層の幅が変化しない
ようにすれば雑音防止の効果も大きい。集積回路
等で動作電圧値が小さい場合は、従来の方法とは
逆に絶縁物層を薄くして半導体部分に十分な電圧
が印加され、逆バイアスされた接合から空乏層が
広く延びるようにした方が好ましい場合もある。
高抵抗層の厚さが空乏層幅よりも大きい場合は高
抵抗層を選択エツチング等によつて薄くしてもよ
い。基板が高抵孔抗率の場合は基板表面に選択ド
ープを行ない空乏層幅が変化しないようにしても
よい。 本発明の構造を採用することによつて、外部よ
り見た半導体装置の容量およびその変化は格段に
小さくできる。
の比較 （ボンデイングパツド部零電圧） ボンデイングパツド部の大きさは従来の場合
は、面積を100μ×100μとし、酸化膜３の厚さを
1μとし、酸化膜の誘電率を3.2として算出した。
なお、空乏層は半導体内部には拡がつていないと
仮定した。 本発明の場合は、ボンデイングパツドの大き
さ、酸化膜厚みは従来と同様とした。p+又はp-
の薄層６内には空乏層は拡がらないとした。n-
層２は拡散電位のみで全部空乏層になつていると
し、シリコンの誘電率は11.8とした。又空乏層が
n+基板１まで完全に拡がらずその結果容量が変
動すると雑音等の要因となるのでn-層の不純物
密度によつて、n-層の厚みを変え、空乏層がn-
層全体に拡がるようにしてある。 本発明のボンデイングパツドの容量は表１によ
るとn-型層の不純物密度１×1013／cm3、厚さ9μの
場合、約1/3.4に減少する。たとえばnpnトラン
ジスタの場合、ｐ型ベース拡散と同時にボンデイ
ングパツド部にもｐ拡散を行なうという簡単な工
程のみで、従来問題となつていたボンデイングパ
ツド部の容量はボンデイングパツドの大きさ、酸
化膜の厚みを変化することなく約1/3.4に減少で
きる。n-型層の厚さが9μ以下であれば、その分
容量が増加するが動作電圧によつて変化しないよ
うにできる。 すなわち、n-層が空乏化すると非常に小さい
容量が直列に接続されるので、絶縁膜３を挾んで
ボンデイングパツド４とn-層２とが形成する容
量C21が大きくても全体の容量は小さい方の容量
でほとんど決定され小さい値になる。ｐ型層３の
不純物密度が高い場合、ｐ型層３内の空乏層はほ
とんど問題にならない。 ｐ型層３の不純物密度が1018cm-3、n-層２の不
純物密度が1014cm-3の場合、空乏層の幅は不純物
密度の1/2乗に逆比例するのでｐ型層３の内部に
は空乏層はほとんど拡がらずn-層２内部のみに
拡がる。ｐ型層３内部の空乏層幅は、1018cm-3の
不純物密度の場合、10V印加で約0.1μしかなく、
変化はごくわずかである。なお低抵抗基板は逆導
電型でもよい。 次に本発明のもう１つの実施例を示す。 第３図はn-層２が非常に厚い場合、又はボン
デイングパツド部の電位が拡散電位以下の正負両
極性の場合等に適した実施例で、基板がp+（p-）
型である場合と同様両側から空乏層が拡がるので
厚い高抵抗動作層でも空乏化できる。 次に各デバイスについての実施例を第４図及び
第５図に構成図で示しそれぞれについて以下順次
説明する。 第４図はＮチヤンネル表面配線型SIT及び
BSITの場合の実施例の断面図である。SITは高
周波高出力用として正立動作を行なう場合で、ソ
ースに対してドレインは正、ゲートが負で動作す
る場合、BSITにおいてはソースに対してドレイ
ン、ゲート共に正でドレイン電圧はゲート電圧よ
りも大きい場合のものである。N+基板１がドレ
イン、N-層２が動作層、p+拡散層７がゲート領
域、N+拡散層８がソース領域である。p+拡散層
７及びN+拡散層８の上にはAl等によつて電極が
形成され、Al配線により各々ボンデイングパツ
ド９，１２に配線される。このSITを動作する場
合は、N+基板のドレインを基準にすればソース、
ゲートは低電位（負極性）になるので第２図の例
と同様にソースボンデイングパツド１２の下の
N+基板１と動作層２との境界にｐ領域１５を設
ける。逆バイアスでｐ領域１１からN-層２内に
空乏層が拡がり、容量が低減でき変動も少なくす
ることができる。第４図はN+基板上のＮチヤン
ネル表面配線型SITの場合の倒立動作の実施例の
断面図である。動作電圧は通常の動作としてソー
スに対してドレインが正、ゲートが負で動作する
場合の実施例である。ゲートボンデイングパツド
９ではその下の酸化膜下にp+（p-）層１１を設け
る。ドレインボンデイングパツド１２では、基板
に対して正電圧が印加されるのでその下のN+基
板１１と動作層２との境界にp+（p-）層１５を設
ける。第５図はｎチヤンネル表面配線型BSITの
場合の実施例の断面図である。なお第５図は、素
子部分の空乏層は図示していない。このBSITは
倒立動作を行なうものでn+基板１をソースとし
て用いる。動作電圧は、通常の動作としてソース
に対してドレイン電圧、ゲート電圧共に正極性で
ドレイン電圧がゲート電圧よりも大きい場合であ
る。この場合はゲートボンデイングパツド９、ド
レインボンデイングパツド１７の下のn+基板１
とn-動作層２との境界にp+（p-）層１５を設け
る。ゲートボンデイングパツド９の下でn-層２
が空乏層で満たされるように設計する。パツド下
のn-層２を選択的に薄くしてもよい。 以上各個別素子を例にとつて説明してきたが、
集積回路の場合も以上に説明した本発明の基本的
構造を適用できることは自明であろう。基板の電
位Vsとボンデイングパツドの電位VBPを比較し、
高抵抗層が逆バイアスされ、その内部に空乏層が
拡がるように高抵抗層と逆の導電型の領域を付加
することによつて、ボンデイングパツドの容量を
減少できる。動作状態で空乏層の幅が変化しない
ようにすれば雑音防止の効果も大きい。集積回路
等で動作電圧値が小さい場合は、従来の方法とは
逆に絶縁物層を薄くして半導体部分に十分な電圧
が印加され、逆バイアスされた接合から空乏層が
広く延びるようにした方が好ましい場合もある。
高抵抗層の厚さが空乏層幅よりも大きい場合は高
抵抗層を選択エツチング等によつて薄くしてもよ
い。基板が高抵孔抗率の場合は基板表面に選択ド
ープを行ない空乏層幅が変化しないようにしても
よい。 本発明の構造を採用することによつて、外部よ
り見た半導体装置の容量およびその変化は格段に
小さくできる。
第１図ａ，ｂ，ｃは、それぞれ従来のボンデイ
ングパツド構造の断面図、外部より見た半導体装
置の容量の等価回路図、ボンデイングパツド部の
容量の電圧依存性のグラフ、第２図ないし第３図
は本発明の基本実施例によるボンデイングパツド
構造の断面図、第４図及び第５図は本発明の具体
的実施例による半導体素子とボンデイングパツド
部とを含む半導体装置の断面図である。
ングパツド構造の断面図、外部より見た半導体装
置の容量の等価回路図、ボンデイングパツド部の
容量の電圧依存性のグラフ、第２図ないし第３図
は本発明の基本実施例によるボンデイングパツド
構造の断面図、第４図及び第５図は本発明の具体
的実施例による半導体素子とボンデイングパツド
部とを含む半導体装置の断面図である。
Claims (1)
- １ 第１導電型の第１の半導体領域と、前記第１
の半導体領域の上部の少なく共一部に形成された
第２導電型の第２の半導体領域と、前記第２の半
導体領域の上部に形成された第１導電型低不純物
密度の第３の半導体領域と、前記第３の半導体領
域の上部に形成された絶縁膜と、前記絶縁膜の上
部に形成されたボンデイングパツド部とを有し、
ボンデイングパツド部分に電圧を印加しない状態
で、前記第３の半導体領域が全部空乏化している
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089879A JPS55151359A (en) | 1979-05-16 | 1979-05-16 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089879A JPS55151359A (en) | 1979-05-16 | 1979-05-16 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55151359A JPS55151359A (en) | 1980-11-25 |
| JPS6310578B2 true JPS6310578B2 (ja) | 1988-03-08 |
Family
ID=13155628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6089879A Granted JPS55151359A (en) | 1979-05-16 | 1979-05-16 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55151359A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146060U (ja) * | 1989-05-16 | 1990-12-11 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57166039A (en) * | 1981-04-06 | 1982-10-13 | Toshiba Corp | Semiconductor device and its manufacture |
| JPS5833876A (ja) * | 1981-08-25 | 1983-02-28 | Toshiba Corp | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177058U (ja) * | 1974-12-11 | 1976-06-17 | ||
| JPS5185652U (ja) * | 1974-12-27 | 1976-07-09 |
-
1979
- 1979-05-16 JP JP6089879A patent/JPS55151359A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146060U (ja) * | 1989-05-16 | 1990-12-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55151359A (en) | 1980-11-25 |
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