JPH02250371A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体装置に適用して有効な技術に関するも
ので、例えば、高速化、高性能化される半導体装置に利
用して有効な技術に関するものである。

［従来の技術］ 最近、ＬＳＩ外部の、例えば周辺バッファ回路等におい
てノイズが発生しており、このノイズは半導体装置の誤
動作を引き起こすので問題となっている。

このノイズ発生の原理を第６図を参照しながら説明する
。

第６図は従来の半導体装置を回路図で示したものである
。

同図において、点線で示される符号１はチップ内部を示
している。このチップ内部１には電源配線８ｂが配設さ
れており、チップ上にはこの電源配線８ｂに接続される
多数のポンディングパッド２．２ａ、２ｂ、２ｃが形成
されている。上記ポンディングパッド２には出力端子（
Ｌｏｗレベル出力ピン）３ａを介して外部回路９が接続
されている。ポンディングパッド２ｂ、２ｃにはＨｉｇ
ｈからＬｏｗレベルへ変化する出力端子６．７がそれぞ
れ接続されており、その間には外部負荷容量６ｃ、７ｃ
がそれぞれ介装された状態となっている。ポンディング
パッド２ａにはＶｓｓ（グランド）端子４′が接続され
ており、その間にはインダクタンス４Ｌ′、抵抗４Ｒ’
がそれぞれ介装された状態となっている。このインダク
タンス４Ｌ′、抵抗４Ｒ’はＬＳＩ外部のボンディング
ワイヤやパッケージのリード等により構成されるもので
ある。

このように従来の半導体装置は構成されているので、出
力端子６，７がＨｉｌ＜ｈからＬｏｗレベルへ変化する
と、外部負荷容量６ｃ、７ｃにそれぞれ蓄えられていた
電荷が急峻な電流となってチップ内部１の電源配線８ｂ
に流れ込む。すると、ＬＳＩ外部のインダクタンス４Ｌ
＃、抵抗４Ｒ’により上記急峻な電流の変化率に比例し
たノイズ電圧が電源配線８ｂに発生するようになり、こ
のノイズ電圧が他のＬｏｗレベルを出力している出力端
子３ａを介して外部回路９に伝播されるので、該半導体
装置の誤動作が引き起こされることとなる。

この出力端子３ａにおけるノイズ電圧の状態を示した図
が第７図であり、同図に示されるように、そのノイズ電
圧は非常に大きく、無視できないノイズが発生している
ことが示されている。囚に、ＬＳＩ外部におけるインダ
クタンス、抵抗の値は以下のとおりである。４Ｌ’　＝
１０．２４ｎＨ，４Ｒ’　＝０．１３５Ω。

しかもこのノイズは、近年において望まれる半導体装置
の高速化、バス幅増加（ビット数の増加）による高性能
化に伴う電流量の増加によりさらに大きくなる傾向にあ
るので問題である。

そこで近年においては、例えば、アドレスバス、データ
バス等に供給する電源配線を分離し、一方にノイズが発
生しても他方にノイズが発生しないようにしたり、バッ
ファの前段にプリバッファを入れたり、ゲート幅を小さ
くし電流量を少なくするようにして上記ノイズの低減を
図っていた。

［発明が解決しようとする課題］ しかしながら、上記ノイズ対策においては以下の問題点
がある。

すなわち、電源配線を分離する方法においては、電位差
が生じ易くなり静電耐圧が低下してしまうという問題が
ある。

また、バッファの前段にプリバッファを入れたり、ゲー
ト幅を小さくし電流量を少なくするようにする方法にお
いては、電流の駆動能力が落ち該半導体装置の動作スピ
ードが低下してしまうという問題がある。

本発明は係る問題点に鑑みなされたものであって、静電
耐圧及び動作スピードを低下させることなくＬＳＩ外部
におけるノイズを低減し、誤動作を防止し得る半導体装
置を提供することを目的としている。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ＬＳＩ内部に、該ＬＳＩ内部における電圧降
下を大きくするためのインダクタンス成分及び抵抗成分
を付加したものである。

［作用ゴ 上記した手段によれば、ＬＳＩ内部にインダクタンス成
分及び抵抗成分を付加するようにしたので、該ＬＳＩ内
部における電圧降下が大きくなり、相対的にＬＳＩ外部
における電圧降下が小さくなるという作用により、ＬＳ
Ｉ外部におけるノイズ電圧が低減されるようになり、静
電耐圧及び動作スピードを低下させることなくＬＳＩ外
部におけるノイズを低減して誤動作を防止するという上
記目的が達成されることになる。

［実施例］ 以下、本発明の実施例を図面を参照しながら説明する。

第１図には本発明に係る半導体装置の実施例の回路図が
示されている。その概要を説明すれば次のとおりである
。

同図において、点線で示される符号１はチップ内部を示
している。このチップ内部１には電源配線８及びこの電
源配線８に連設される電源配線８ａが配設されており、
チップ上には電源配ＩＩａ８゜８ａに接続される多数の
ポンディングパッド２゜２ａ、２ｂ、２ｃが形成されて
いる。上記ポンディングパッド２，２ａは電源配線８に
、一方、ポンディングパッド２ｂ、２ｃは電源配線８ａ
にそれぞれ接続されている。上記ポンディングパッド２
には出力端子（Ｌ　ｏ　ｗレベル出力ピン）３を介して
外部回路９が接続されている。ポンディングパッド２ｂ
、２ｃにはＨｉｇｈからＬｏｗレベルへ変化する出力端
子６，７がそれぞれ接続されており、その間には外部負
荷容量６ｃ、７ｃがそれぞれ介装された状態となってい
る。ポンディングパッド２ａにはＶｓｓ（グランド）端
子４が接続されており、その間にはインダクタンス４Ｌ
、抵抗４Ｒがそれぞれ介装された状態となっている。

このインダクタンス４Ｌ、抵抗４ＲはＬＳＩ外部のボン
ディングワイヤやパッケージのリード等により構成され
るものである。上記電源配線８，８ａ間、すなわち出力
端子６１，７とＶｓｓ（グランド）端子４とを繋ぐ電源
配線部分には、本発明の特徴をなすＬＳＩ内部１の電圧
降下を大きくするためのノイズキャンセラ５が介装され
ている。このノイズキャンセラ５はインダクタンス５Ｌ
、抵抗５Ｒにより構成されており、該ノイズキャンセラ
５は、本実施例においては、第２図に示されるようにＬ
ＳＩ内部１の電源配１ＩＡ１０（メタル１層目）をハツ
チングで示される引き回し部分１１を有するように引き
回すことにより構成されている。

この引き回し部分１１は、ＬＳＩ内部１の電源配線を電
気的接続に必要な幅、長さとは無関係にあるインダクタ
ンス、抵抗成分を有するまで延長、配線することにより
形成されており（詳しくは後述）、電源配線１ｏと同層
に形成されている。

このように構成されているので、出力端子６゜７がＨｉ
　ｇｈからＬｏｗレベルへ変化すると、外部負荷容ｊｔ
６ｃｙ７ｃにそれぞれ蓄えられていた電荷が急峻な電流
となってチップ内部１の電源配線８ａに流れ込む。ここ
で、本実施例においてはノイズキャンセラ５が介装され
該ノイズキャンセラ５において電圧が降下されるように
なっているので、電源配線８における電流変化率はノイ
ズキャンセラ５の介装前より下がるようになる。この従
来より低くなった電流の変化率に比例したノイズ電圧が
ＬＳＩ外部のインダクタンス４Ｌ、抵抗４Ｒにより電源
配線８に発生し、このノイズ電圧が他のＬｏｗレベルを
出力している出力端子３を介して外部回路９に伝播され
ることとなるので、外部回路９におけるノイズは従来に
比べて大幅に低減されることとなる。

この出力端子３におけるノイズ電圧の状態を示した図が
第５図であり、同図に示されるように、そのノイズ電圧
は第７図に示される従来技術のそれに比べて非常に小さ
くなっており、ノイズ低減が大幅に図られていることが
示されている。因に、ＬＳＩ内外におけるインダクタン
ス、抵抗の値は以下のとおりである。５Ｌ＝１１．８４
ｎＨ，５Ｒ＝８．５６０，４Ｌ＝５．０７ｎＨ，４Ｒ＝
０．０８２Ω。

なお、ノイズキャンセラ５の介装前に比べて０゜４ｎｓ
の遅延がみられたが、動作に大きな影響はないので問題
はない。

このように構成される半導体装置によれば次のような効
果を得ることができる。

すなわち、ＬＳＩ内部１にノイズキャンセラ（インダク
タンス成分５Ｌ及び抵抗成分５Ｒ）５を付加するように
したので、該ＬＳＩ内部１における電圧降下が大きくな
り、相対的にＬＳＩ外部における電圧降下が小さくなる
という作用により、ＬＳＩ外部におけるノイズ電圧が低
減されるようになり、該半導体装置の誤動作を防止する
ことが可能となる。しかも、上記構成においては、静電
耐圧及び動作スピードを低下させることはない。

ここで、上記引き回し部分１１に必要とされるインダク
タンス成分５Ｌ、抵抗成分５Ｒの値は、外部回路９にお
けるノイズが問題とならない程度にＬＳＩ内部１の電圧
を降下させる値として決定されているというのはいうま
でもない。

なお、ＬＳＩ外部のインダクタンス４Ｌ、抵抗４Ｒの値
を相対的にさらに小さくするようにすれば、外部回路９
におけるノイズをさらに低減することが可能である。

第３図、第４図には電源配線の引き回しの他の実施例が
それぞれ示されている。

これら実施例の半導体装置が先の実施例のそれと違う点
は、電源配線の引き回しを電源配線の形成される配線層
以外の層において行なっている点である。すなわち、第
３図においては、メタル１層目の電源配線１２にコンタ
クトホール１３をコンタクトさせ、他の配線の形成され
ているメタル２層目において電源配線１２の引き回し部
分１４を形成しており、第４図においては、メタル１層
目の電源配線１２にコンタクトホール１３をコンタクト
させ、他の配線の形成されていない引き回し専用の層を
設けてこの層において電源配線１２の引き回し部分１５
を形成している。

これら引き回し部分１４．１５は、先の実施例と同様に
、ＬＳＩ内部１の電源配線を電気的接続に必要な幅、長
さとは無関係にあるインダクタンス、抵抗成分を有する
まで延長、配線することにより形成されている。

このように構成しても先の実施例と同様にノイズキャン
セラ５が形成でき、先の実施例と同様な効果、すなわち
静電耐圧及び動作スピードを低下させることなくＬＳＩ
外部におけるノイズを低減し、誤動作を防止するという
効果を得ることができるというのは勿論である。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、上記実施例おいては、ノイズキャンセラ５はＬ
ＳＩ内部１の電源配線を引き回すことにより構成されて
いるが、単にＬＳＩ内部にコイルを付加するようにして
構成することも可能である。

また、本実施例は多数のモジュールを備える半導体装置
の個々のモジュールに対しても適用可能であり、そのよ
うな大規模な半導体装置に適用するようにしても同様な
ノイズ低減効果が期待できるというのはいうまでもない
。

なお、本発明は高速化、バス幅増加（ビット数の増加）
により高性能化される半導体装置に適用すれば特に有効
である。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、ＬＳＩ内部にインダクタンス成分及び抵抗成
分を付加するようにしたので、該ＬＳＩ内部における電
圧降下が大きくなり、相対的にＬＳＩ外部における電圧
降下が小さくなる。その結果、静電耐圧及び動作スピー
ドを低下させることなくＬＳＩ外部におけるノイズ電圧
を低減することが可能となり、誤動作防止が図られるよ
うになる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の実施例の回路図。 第２図は同上実施例の電源配線の引き回しの状態を示す
図、 第３図〜第４図は本発明に係る半導体装置の他の電源配
線の引き回しの状態をそれぞれ示す図、第５図は第１図
中の出力端子（Ｌｏｗレベル出力ビン）におけるノイズ
波形図、 第６図は従来技術に係る半導体装置の回路図、第７図は
第６図中の出力端子（Ｌｏｗレベル出力ピン）における
ノイズ波形図である。 １・・・・ＬＳＩ内部、５，１１，１４，１５・・・・
インダクタンス成分及び抵抗成分。 第 図 第 図 第 図 第 図 第 図 ＼ 第 図 ８４−闇 （Ｓ）

Claims (1)

1. 【特許請求の範囲】 １、ＬＳＩ内部に、該ＬＳＩ内部における電圧降下を大
   きくするためのインダクタンス成分及び抵抗成分を付加
   したことを特徴とする半導体装置。 ２、前記インダクタンス成分及び抵抗成分は、ＬＳＩ内
   部の電源配線を引き回すことにより構成されることを特
   徴とする特許請求の範囲第１項記載の半導体装置。 ３、前記電源配線の引き回しは、該電源配線の形成され
   る配線層以外の層において行なわれることを特徴とする
   特許請求の範囲第２項記載の半導体装置。