JPH0364045A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路装置に適用して有効な技術に
関するもので、特にＢ１−ＣＭＯＳゲートアレイの如き
半導体集積回路装置に利用して有効な技術に関するもの
である。

［従来の技術］ Ｂ１−ＣＭＯＳゲートアレイ技術に関しては例えば「日
経エレクトロニクスＪ　１９８５年８月■２日、ｐ１８
７〜ｐ２０８に開示されている。

ところで、かかるゲートアレイの如きセミカスタム半導
体集積回路装置において、複数個のＩ／Ｏセルと外部パ
ッドとを各々１対１に対応させた構成が考えられた。

この１対１に対応するＩ／Ｏセルと外部パッドとを複数
備える半導体集積回路装置の一例を示したのが第２図で
ある。

同図において、符号３はゲートアレイで構成される内部
回路を示しており、この内部回路３にはＢｉ−ＣＭＯＳ
回路等が形成されている。符号１は図示されないリード
に接続される外部パッドを、２は工／○セル（外部イン
ターフェイス回路）をそれぞれ示しており、これら工／
○セル２，２〜２と外部パッド１．１〜１とは各々１対
１に対応するよう配置されている。該外部パッド１とＩ
／Ｏセル２とはアルミニウム等からなる配線４により接
続されており、Ｉ／Ｏセル２上には破線で示されるグラ
ンドライン６が形成されている。Ｉ／Ｏセル２とこのグ
ランドライン６とはコンタクト部／Ｏにより接続されて
おり、グランドライン６上にはグランドライン用コン９
９１部８が形成されている。このグランドライン用コン
９９１部８は配線４ａを介してグランド電位に接続され
る（グランド電位をなす）グランドライン用外部バッド
７に接続されている。

従って、上記工／○セル２を駆動すると、電流はＩ／Ｏ
セル２からコンタクト部／Ｏ、グランドライン６、グラ
ンドライン用コンタク１部８．配線４ａを通ってグラン
ドライン用外部パッド７に流れ、外部のグランド電位に
流出するようになっている。

ここで、最近においては、外部パッド１に大きな負荷を
なすパスライン等を接続するようになってきており、開
動力を増大しなければならなくなってきた。

従って、第２図の右側に示されるように、１個の外部パ
ッド１ａに２個以上のＩ／Ｏセル（第２図においては２
個）２，２ａをパラレル配線５により接続し出力を上げ
るようにして駆動力の増大を図ることが試みられた。

［発明が解決しようとする課題］ しかしながら、上記半導体集積回路装置においては以下
の問題点がある。

すなわち、開動力の増大を図るべく一体化したＩ／Ｏセ
ル２及び２ａからグランドライン用外部バッド７に向か
って急峻な電流が流れ込むことになり、グランドインピ
ーダンス（インダクタンス成分十抵抗成分）が大きくな
るといった問題点がある。特にこの一体化したＩ／Ｏセ
ル２及び２ａ上のグランドライン６に対するコンタクト
部／Ｏと、グランドライン用外部バッド７に接続される
グランドライン用コン９９１部８との間の距離が第２図
に示されるように長い場合には、距離に比例してインダ
クタンス成分及び抵抗成分が大きくなるので、グランド
ライン６において大きなノイズを発生することになると
共に、グランド電位が浮いてしまい（上昇してしまい）
正常な動作を期待できなくなってしまう。

ここで、電流の速度を遅くし急峻な電流がグランドライ
ン用外部バッド７に流れ込まないようにして上記問題点
に対処することも考えられるが。

高速性が劣ってしまうので、特にＢｉ−０Ｍ０８回路を
含む半導体集積回路装置等に対しては好ましくない。

本発明は係る問題点に鑑みなされたものであって、高速
性を維持したままで駆動力を増大することができ、しか
もその際にグランドラインにおけるノイズ低減をし得る
と共に、グランド電位の浮きを防止し正常な動作を可能
にする半導体集積回路装置を提供することを目的として
いる。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、１対１に対応するＩ／Ｏセルと外部パッドと
を複数備える半導体集積回路装置において、１個の外部
パッドに２個以上のＩ／Ｏセルをパラレルに接続する場
合に５分岐側のＩ／Ｏセルに対応する空きパッドと前記
各Ｉ／Ｏセルのグランド側が接続されるグランドライン
とを長さを短くすべく接続し、該空きパッドの電位をグ
ランド電位とするようにしたものである。

［作用］ 上記した手段によれば、１個の外部パッドに２個以上の
Ｉ／Ｏセルをパラレルに接続する場合に、分岐側のＩ／
Ｏセルに対応する空きパッドと前記各Ｉ／Ｏセルのグラ
ンド側が接続されるグランドラインとを長さを短くすべ
く接続し、該空きパッドの電位をグランド電位とするよ
うにしたので、高速性を維持したままで開動力を増大し
ても、−体化したＩ／Ｏセルからの急峻な電流はこの分
岐グランド電位に流れ、グランドインピーダンスを小さ
くできるという作用により、高速性を維持したままで駆
動力を増大し、しかもその際にグランドラインにおける
ノイズ低減をし得ると共に、グランド電位の浮きを防止
し正常な動作を可能にするという上記目的が達成される
ことになる。

［実施例］ 以下、本発明の実施例を図面を参照しながら説明する。

第１図には本発明に係る半導体集積回路装置の実施例が
示されている。その概要を説明すれば次のとおりである
。

同図において、符号３はゲートアレイで構成される内部
回路を示しており、この内部回路３にはＢｉ−０Ｍ０８
回路等が形成されている。符号１は図示されないリード
に接続される外部パッドを、２はＩ／Ｏセル（外部イン
ターフェイス回路）をそれぞれ示しており、これらＩ／
Ｏセル２，２〜２と外部パッド１，１〜１とは各々１対
１に対応するよう配置されている。該外部パッド１と工
／Ｏセル２とはアルミニウム等からなる配線４により接
続されており、Ｉ／Ｏセル２上には破線で示されるグラ
ンドライン６が形成されている。Ｉ／Ｏセル２とこのグ
ランドライン６とはコンタクト部／Ｏにより接続されて
おり、グランドライン６上にはグランドライン用コンタ
ク１部８が形成されている。このグランドライン用コン
タク１部８は配線４ａを介してグランド電位に接続され
る（グランド電位をなす）グランドライン用外部パッド
７に接続されている。一方、図における右側においては
、１１！動力の増大を図るべく１個の外部パッド１ａに
２個のＩ／Ｏセル２，２ａがパラレル配線５により接続
されている。この分岐側のＩ／Ｏセル２ａ上のグランド
ライン６にはグランドライン用追加コン９９１部／Ｏａ
が形成されており、このグランドライン用追加コン９９
１部／Ｏａはアルミニウム等からなる配線９を介して該
工／Ｏセル２ａに対応する空きパッドｌｌａに接続され
ている。この空きパッドｌｌａは図示されないグランド
電位に接続されており、その電位はグランド電位と同電
位となっている。

従って、一体化したＩ／Ｏセル２，２ａからの急峻な電
流はコンタクト部／Ｏ、グランドライン６、一体化した
Ｉ／Ｏセル２，２ａに近いグランドライン用追加コン９
９１部／Ｏａ、配線９を通って空きパッドｌｌａの方に
大半が流れて外部のグランド電位に流出することになり
、従来のグランドライン用外部パッド７側にはほとんど
流れなくなる。

ここで、本実施例においては、駆動力を増すべく一体化
したＩ／Ｏセル２及び２ａ上のグランドライン６に対す
るコンタクト部／Ｏと、空きバッドｌｌａに接続される
グランドライン用追加コン９９１部／Ｏａとの間の距離
は極めて短くなっており、インダクタンス成分及び抵抗
成分が可能な限り小さくされているので、一体化したＩ
／Ｏセル２，２ａから急峻な電流が生じても、グランド
ライン６におけるノイズは低く抑えられ、グランド電位
の浮きも防止されるようになっている。

なお１本実施例においては、ａ動力の増大を図るべく１
個の外部パッド１ａに２個のＩ／Ｏセル２．２ａをパラ
レル配線５により接続するようにしているが、本実施例
は１個の外部パッドに３個以上のＩ／Ｏセルを接続する
場合においても同様に適用可能であり、その場合には、
分岐側のＩ／Ｏセルに対応する空きパッドと各１／Ｏセ
ルのグランド側が接続されるグランドライン６とを長さ
を短くすべく全部接続し、上記全ての空きパッドをグラ
ンド電位に接続するようにしても良いし。

一部の空きパッドのみを各Ｉ／Ｏセルのグランド側が接
続されるグランドライン６に長さを短くすべく接続する
ようにしても良い。

このように構成される半導体集積回路装置によれば次の
ような効果を得ることができる。

すなわち、１個の外部パッド１ａに２個以上のＩ／Ｏセ
ル２をパラレルに接続する場合に、分岐側のＩ／Ｏセル
２ａに対応する空きパッドｌｌａと各Ｉ／Ｏセル２のグ
ランド側が接続されるグランドライン６とを長さを短く
すべく接続し、該空きパッドｌｌａの電位をグランド電
位とするようにしたので、高速性を維持したままで駆動
力を増大しても、一体化した工／○セル２，２ａからの
急峻な電流はこの分岐側の工／○セル２ａに対応するパ
ッドｌｌａを介して直ちにグランド電位に流れ、グラン
ドインピーダンスを小さくできるという作用により、高
速性を維持したままで駆動力を増大することができ、し
かもその際にグランドライン６におけるノイズ低減を図
ることが可能になると共に、グランド電位の浮きが防止
されて正常な動作を行なうことが可能になる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、上記実施例おいては、ゲートアレイにより構成
された半導体集積回路装置に対する適用例が述べられて
いるが、本実施例はセミカスタムタイプの半導体集積回
路装置全てに対して適用可能であり、要は複数個のＩ／
Ｏセルと外部パッドとを各々１対１に対応させている半
導体集積回路装置全てに対して適用可能である。

なお１本実施例は、高速性が維持されているので、Ｂｉ
−ＣＭＯ５回路を含んでなる半導体集積回路装置に適用
すれば特に有効であるが、ＣＭＯＳトランジスタを含ま
ないバイポーラトランジスタやバイポーラトランジスタ
を含まないＣＭＯＳトランジスタより構成される半導体
集積回路装置等にも同様に適用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、ｌ対（に対応する工／○セルと外部パッドと
を複数備える半導体集積回路装置において、１個の外部
パッドに２個以上のＩ／Ｏセルをパラレルに接続する場
合に、分岐側のＩ／Ｏセルに対応する空きパッドと各工
／○セルのグランド側が接続されるグランドラインとを
長さを短くすべく接続し、該空きパッドの電位をグラン
ド電位とするようにしたので、高速性を維持したままで
駆動力を増大しても、一体化したＩ／Ｏセルからの急峻
な電流はこの分岐側のＩ／Ｏセルに対応するパッドを介
して直ちにグランド電位に流れることから、グランドイ
ンピーダンスを小さくできるようになる。その結果、高
速性を維持したままで駆動力を増大することができ、し
かもその際にグランドラインにおけるノイズ低減を図る
ことが可能になると共に、グランド電位の浮きが防止さ
れて正常な動作を行なうことが可能になる。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路装置の実施例の要
部の平面図、 第２図は本発明に先立って考えられた半導体集積回路装
置の要部の平面図である。 １、・・・外部パッド、ｌａ・・・・２個以上のＩ／Ｏ
セルに接続される外部パッド、２・・・・Ｉ／Ｏセル、
２ａ・・・・分岐側のＩ／Ｏセル、５・・・・パラレル
配線、６・・・・グランドライン、９・・・・空きパッ
ドとグランドラインとの接続配線、ｌｌａ・・・・空き
パッド。

Claims (1)

1. 【特許請求の範囲】 １、１対１に対応するＩ／Ｏセルと外部パッドとを複数
   備える半導体集積回路装置において、１個の外部パッド
   に２個以上のＩ／Ｏセルをパラレルに接続する場合に、
   分岐側のＩ／Ｏセルに対応する空きパッドと前記各Ｉ／
   Ｏセルのグランド側が接続されるグランドラインとを長
   さを短くすべく接続し、該空きパッドの電位をグランド
   電位としたことを特徴とする半導体集積回路装置。 ２、前記半導体集積回路装置はＢｉ−ＣＭＯＳ回路を含
   んでなることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。 ３、前記半導体集積回路装置にはゲートアレイが形成さ
   れていることを特徴とする特許請求の範囲第１項記載ま
   たは第２項記載の半導体集積回路装置。