JPH04132252A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路装置における給電方式に関し
、特にエミッタ・カップルド・ロジック（ＥＣＬ）を用
いた論理集積回路の給電方式に利用して有効な技術に関
する。

［従来の技術］ 半導体集積回路装置の一つとして、エミッタ・カップル
ド・ロジック（ＥＣＬ）回路を用いた半導体論理回路が
ある。ＥＣＬ回路は、例えば、カレントスイッチ回路と
エミッタ・フォロワ回路を含む。上記カレントスイッチ
回路は、そのベースに入力信号を受ける入力バイポーラ
・トランジスタと、上記入力バイポーラ・トランジスタ
のエミッタにそのエミッタが結合され、そのベースに参
照電位ＶＢＢを受ける参照用バイポーラ・トランジスタ
と、上記入力バイポーラ・トランジスタのコレクタと第
１電源電圧（Ｖｃｃ）配線との間に設けられる第１負荷
抵抗と、上記参照用パイボーラ・トランジスタのコレク
タと上記電源電圧（Ｖｃｃ）配線との間に設けられる第
２負荷抵抗と。

上記入力及び参照用バイポーラ・トランジスタのエミッ
タと第２電源電圧（Ｖｅｅ）配線との間に設けられる電
流源を含む。上記エミッタ・フォロワ回路は、そのベー
スが上記第１負荷抵抗と上記入力バイポーラ・トランジ
スタのコレクタとの共通接続点に結合され、そのコレク
タが上記第１電源電圧（Ｖｃｃ）配線に結合され、その
エミッタが出力端子に結合され、かつ、エミッタ抵抗を
介して第２電源電圧（Ｖｅｅ）配線に結合されるエミッ
タフォロワ・バイポーラ・トランジスタを含む。

尚、このようなＥＣ，Ｌ回路については、ア不・イー・
イー・イー　ジャーナル　オブ　ソリッドステート　サ
ーキッツ、Ｖｏｌ、２４、Ｎｏ、５．１９８９年１０月
（Ｉ　ＥＥＥ　　ＪＯＵＲＮＡＬＯＦ　　５ＯＬＩＤ−
３ＴＡＴＥ　　ＣＩＲＣＵＩＴＳ、ＶＯＬ、２４．Ｎｏ
、５　０ＣＴＯＢＥＲ１９８９）の１３９９ページに記
載されている。

特開昭１−２８０３４８号は、ＥＣＬ出力回路を有する
半導体メモリ回路装置において、上記ＥＣＬ出力回路の
エミッタフォロワ形出力回路部の電源供給路と、この出
力回路部の前段をなす能動回路（カレンスイッチ）の電
源供給路とをチップ内において低インピーダンスで接続
することにより、リード端子のインダクタンス成分によ
る出力回路部の発振を防止するようにした技術を開示し
ている。

［発明が解決しようとする課題］ 本発明者らは、本発明前に電源ノイズによる上記ＥＣＬ
回路の誤動作防止に関し検討した結果、下記の技術が有
効であることを見出した。

すなわち、上記カレントスイッチ回路はその動作時、定
常的に電流源から発生される電流を第１電源電圧配線か
ら第２電源電圧配線に流すとみなされる。一方、エミ゛
ツタ・フォロワ回路は、出力端子をハイレベルとする時
に大きな電流を第１電源電圧配線から出力端子へ送出す
る。この時、第１電源電圧配線に無視し得ない寄生イン
ダクタンスが存在するため、上記第１電源電圧配線上の
電圧レベルが変動する。したがって、この電圧レベルの
変動が上記第１電源電圧配線を介してカレントスイッチ
回路に伝達されると、上記カレントスイッチ回路の入力
信号に対する交流ノイズマージンを劣化させてしまう。

そこで、本発明者らは、カレントスイッチ回路に対する
第１電源電圧配線とエミッタ・フォロワ回路に対する第
１電源電圧配線を半導体チップ内において分離すること
によって、エミッタ・フォロワ回路の動作に基づく電圧
レベルの変動（電源ノイズ）がカレントスイッチ回路に
伝達されにくくなるようにする技術を開発した。この場
合、半導体チップ上には、上記カレントスイッチ回路の
第１電源電圧配線に第１電源電圧（Ｖｃｃ）を供給させ
るための第１電源パツドと、上記エミッタ・フォロワ回
路の第１電源電圧配線に第１電源電圧（Ｖｃｃ）を供給
するための第２電源パツドが設けられる。

しかしながら、本発明者は、上記のような電源配線分離
技術を用いた場合であっても、下記のような問題が発生
することを見出した。

すなわち、半導体集積回路装置のパッケージ構造及びプ
リント基板への実装構造と上記電源ノイズとの間に相関
関係が存在し、このようなパッケージ構造及び実装構造
を考慮しないと効果的な電源ノイズ対策が行なえないこ
とがわかった。

本発明の目的は、パッケージ構造及びプリント基板（実
装基板）への実装構造を考慮した電源供給方式を提供す
ることにある。

この発明の前記ならびにそのほがの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、例えば、ＥＣＬ回路を含む半導体集積回路装
置において、パッケージ構造及びプリント基板への実装
構造を考慮して、半導体チップ内のカレントスイッチ回
路用の第１電源配ａ（１１ａ）とエミッタフォロワ回路
用の第１電源電圧配線（１ｌ　ｂ）が半導体チップ内で
低インピーダンス手段を用いて接続されたり、あるいは
分離されたままとされる。

具体的には下記のように上記配線（Ｉｌａ）と（１ｌ　
ｂ）との接続及び非接続（分離）が決定される。すなわ
ち、プリント基板（実装基板）上の第１電源電圧（Ｖｃ
ｃ）供給ラインの寄生インダクタンスをＬＯとし、半導
体チップ内の配線（１１ａ）および（ｌｌｂ）から上記
プリント基板上の第１電源電圧（Ｖｃｃ）供給ラインＸ
に至るまでのそれぞれの寄生インダクタンスをＬｌ及び
Ｌ２とする場合、上記寄生インダクタンスＬＯが上記寄
生インダクタンスをＬｌ及びＬ２より大きいとみなせる
時、即ちＬＯ≧Ｌｌ、Ｌ２のとき、配線（１１ａ）と配
線（１ｌ　ｂ）とが半導体チップ内で低インピーダンス
手段Ｚｆで結合される。−方、上記寄生インダクタンス
ＬＯが上記寄生インダクタンスをＬｌ及びＬ２より小さ
いとみなせる時、即ちＬＯ（Ｌｌ、Ｌ２のとき、配線（
１１ａ）と配線（ｌｌｂ）とは半導体チップ内で分離さ
れる。

尚、上記上記寄生インダクタンスを１．１及びＬ２の値
は、パッケージ構造及び実装構造によってその値が変化
する。すなわち、半導体チップをリード端子付パッケー
ジ、例えば、デュアルインラインパッケージ（ＤＩＬ）
、リードレスチップキャリア（ＬＣＣ）やビングリッド
アレイ（ＰＧＡ）などに封止する時には、ボンディング
ワイヤ又は／及びリード端子の寄生インダクタンスが上
記寄生インダクタンスをＬｌ及びＬ２とされて、その値
は約１５ｎＨ程度となる。一方、半導体チップに半田バ
ンブ電極を付けて直接プリント基板上に実装するような
実装方式いわゆるコンドロールド・コラスブボンディン
グ（ＣＣＢ）方式の場合、上記半田バンブ電極の寄生イ
ンダクタンスが上記寄生インダクタンスをＬｌ及びＬ２
とされて、その値は約１ｎＨ程度となる。

［作用］ 上記した手段によれば、下記に示される作用により目的
が達成される。

すなわち、上記寄生インダクタンスＬＯの値が寄生イン
ダクタンスをＬｌ及びＬ２より大きい場合、半導体チッ
プ内の配線（ｌｌａ）と配線（１１ｂ）が半導体チップ
内において低インピーダンス手段によって電気的に結合
されるので、配線（１ｌ　ｂ）上に発生した電源ノイズ
（電位変動）は上記低インピーダンス手段を介して配線
（１１ａ）へ伝達される。しかしながら、この場合、上
記配線、１　ｌ　ｂ上及び配線１１ａ上の電位変動は同
相モード（コモンモード）となり、かつ、第８図（ｂ）
のようにその電位変動は徐々に第１電源電位（Ｖｃｃ）
へ収束していくようになるため、回路の交流ノイズマー
ジンが拡大される。これに対し、低インピーダンス手段
で配線（１１ａ）と配線（１ｌ　ｂ）が結合されない場
合、配線（１ｌ　ｂ）上の電位変動がプリント基板上の
第１電源電圧供給ラインＸに漏れる。そして、寄生イン
ダクタンスＬＯの値が大きいこと及び寄生インダクタン
スＬｌの値が小さいことにより上記供給ラインＸ上の電
位変動が配線（１１ａ）に伝達される。その後、供給ラ
インＸに漏れた電位変動が配線＜１１ｂ）上に帰還され
たり、あるいは、配線（Ｉｌａ）上の伝達された電位変
動は再び寄生インダクタンスＬｌ、供給ラインＸ及び寄
生インダクタンス上２介して上記配線（ｌ　ｌ　ｂ）に
帰還される。したがって、上記配線（１ｌ　ｂ）上の電
位変動と、上記配線（ｌｌｂ）に帰還されてきた電位変
動がちょうど、３６０°の位相差となると、共振現象が
発生し、配線（ｌｌｂ）上の電位が第８図（ａ）のよう
に振動性を帯びてしまう。同様に配線（ｌｌａ）上の電
位も帰還されてくる電位変動がちょうど３６０＠の位相
差となると、第８図（ａ）のようになる。

一方、上記寄生インダクタンスＬＯの値が上記寄生イン
ダクタンスＬ１．Ｌ２の値より小さい場合には、上記配
線（１１ａ）と（１ｌ　ｂ）とは分離されたままとされ
る。したがって、配線（１１ｂ）上に発生した電源ノイ
ズはプリント基板上に漏れるものの、寄生インダクタン
スＬＯが小さいことにより、上記ノイズはプリント基板
上の絶対クラ゛ンド（−Ｖ　ｃ　ｃ　）へぬけてしまう
。また、寄生インダクタンスＬ１の値が大きいことによ
り、プリント基板上に漏れたノイズはチップ内の配線（
ｌｌａ）へ伝達されない。

［実施例］ 第２図には本発明を内部回路がＥＣＬ　（エミッタ・カ
ップルド・ロジック）ゲートで構成されている半導体論
理回路装置ＩＣに適用した場合の一実施例が示されてい
る。

この実施例では、シリコンのような半導体チップｌＯ内
に、ゼロポル！・のような第１電源電位Ｖｃｃの印加さ
れている２本の電源配線１　］、　ａ及び１１ｂと、−
５，２ボルトのような第２電源電位Ｖｅｅの電源配線１
２ａ及び１２ｂが設けられており、ＥＣＬゲートＧｌ、
Ｇ２．−Ｇｎを構成するカレントスイッチ回路Ｃ３Ｉ、
Ｃ３２，・・・・Ｃ８ｎのそれぞれの電源電圧端子は電
源配線１１ａと１２ａに、またエミッ・タフオロワ出力
段ＥＦ１、ＥＦ２．・・・・ＥＦｎのそれぞれの電源電
圧端子は電源配線１１ｂと１２ｂに接続されている。

また、分離された２組の電源配線１１ａ−１２ｂに対応
して、電源パッドも２組設けられており、電源配線１１
ａは電源パッド２１ａに、また電源配線１１ｂは電源パ
ッド２１ｂに、電源配線１２ａは電源パッド２２ａに、
電源配線１２ｂは電源パッド２２ｂにそれぞれ接続され
ている。

上記電源パッド２１ａと２１ｂは、実装基板上の第１電
源電圧（Ｖｃｃ）供給ラインから接地電位（Ｏｖ）のよ
うな同一電位の第１電源電圧■ＣＣを印加される。電源
パッド２１ａに印加された第１電源電圧がＶ　ｃ　ｃ　
１と、また電源パッド２１ｂに印加された第１電源電圧
がＶｃｃ２と記される。

一方、上記電源パッド２２ａと２２ｂは、実装基板上の
第２電源電圧供給ラインから−５，２ｖのような同一電
位の電源電圧Ｖｓｅを印加される。

電源パッド２２ａに印加された電源電圧がＶｅｅｌと、
また電源パッド２２ｂに印加された電源電圧がＶｃｃ２
と記される。

第２図において、Ｚｆは本発明に従う低インピーダンス
手段を示している。低インピーダンス手段Ｚｆ内のスイ
ッチは、それが閉じた状態の時、配線１１ａおよびｌｌ
ｂが電気的に接続されていることを、それが開いた状態
のときは配線１１ａおよびｌｌｂが電気的に分離されて
いることをそれぞれ表現するために記載されている。こ
の低インピーダンス手段Ｚｆに関しては、後に詳細に説
明される。

第１図は、第２図に示した半導体論理回路装置ＩＣ内部
の寄生インダクタンス及び実装基板の寄生インダクタン
スの模式図を示している。尚、同図において、半導体論
理回路装置ＩＣへの入力信号経路及び出力信号経路など
は図面の複雑さを回避するために省略されている。また
第１図と同一符号が付されたものは同一のものを示して
いる。

但し、第１図中のＥＣＬゲートＧｌからＧｎは、内部回
路ＩＯＣと示される。

第２図に示されるように、２点鎖線で示されるプリント
基板ＰＢと１点鎖線で示される半導体チップ１０とを電
気的に接続する場合、以下に示す寄生インダクタンスが
存在するとみなされる。すなわち、寄生インダクタンス
Ｌｌ、Ｌ２．Ｌ３及びＬ４が半導体チップ１０上のパ・
ンド２１ａ、２１ｂ、２２ａ及び２２ｂとプリント基板
ＰＢ上の接続点ＣＰＩ、ＣＰ２．ＣＰ３及びＣＲ２との
間の各々の配線経路に寄生している。また、寄生インダ
クタンスＬＯがプリント基板ＰＢの第１電源端子Ｖｃｃ
とプリント基板ＰＢ上の接続点ＣＰＩ及びＣＦ２との間
の配線経路に寄生している。さらにまた、寄生インダク
タンスＬ５及びＬ６が、プリント基板ＰＢ上の接続点Ｃ
Ｐ３及びＣＲ２とプリント基板ＰＢ上の第２電源端子Ｖ
ｅｅとの間の配線経路に寄生している。

ここで重要な事項は、上記寄生インダクタンスＬ１から
Ｌ４の値がパッケージ構造及び実装構造によって、例え
ば１ｎＨから１５ｎＨの間で変化することである。すな
わち、チップ１０が、例えば、第９図に示されるように
、セラミックベースＣＢ内に固定され、かつ、キャップ
ＰＰによって封止される場合、チップｌＯ上の電源パッ
ド２１ａ、２１ｂはそれぞれ金属性のボンディングワイ
ヤＢＷ、セラミックベースＣＢ内の金属配線ＭＷ、リー
ドビンＬＰ及び半田Ｓによってプリント基板ＰＢと接続
されることになる。したがって、チップ上の電源パッド
２１ａ、２１ｂとプリント基板上の接続点ＣＰＩ、ＣＰ
２の間には、上記ボンディングワイヤＢＷ、金属配線Ｍ
Ｗ、リードピンＬＰ及び半田Ｓの寄生インダクタンスが
存在する。

そのため、この寄生インダクタンスＬｌ、Ｌ２の値は、
例えば１５ｎＨ程度となる。一方、チップ１０が、例え
ば、第１０図に示されるように、半田バンプＳＢを介し
て直接プリント基板ＰＢ上に実装されるいわゆるＣＣＢ
方式の場合、チップ１０上の電源パッド２１ａ、２１ｂ
は、それぞれ半田バンプＳＢのみを介して、プリント基
板上の接続点ＣＰＩ、ＣＰ２に接続される。したがって
、このような実装方法の場合、寄生インダクタンスＬｌ
、Ｌ２は半田バンプＳＢの寄生インダクタンスのみであ
り、その値はｌｎＨ程度となる。

以上のようにパッケージの構造や実装構造の違いは、寄
生インダクタンスＬｌ、Ｌ２　（Ｌ３．Ｌ４）の値の違
いとして表われる。尚、第９図及び第１０図は理解を容
易とするために模式的に示されており、種々の形態が存
在することはいうまでもない、要するに、第９図は、パ
ッケージングされた半導体回路ＩＣの代表的な実装構造
を示している。また、第１０図もパッケージングされな
い半導体回路ＩＣの代表的な実装構造を示している。

次に低インピーダンス手段Ｚｆと電源配線１１ｂ上に発
生した電源ノイズとの関係を、上記寄生インダクタンス
ＬＯ，Ｌｌ、Ｌ２を用いて説明する。

（１）ＬＯ≧Ｌｌ、Ｌ２の場合 この場合は、第１Ｏ図に示されるような実装構造の場合
に対応するとみなされる。電源配線ｌｌｂ上に発生した
電源ノイズは、寄生インダクタンスＬＯが寄生インダク
タンスＬｌ、Ｌ２より大きいことにより、−旦プリント
基板ＰＢ上の第１電源供給ライン（図中にＸで示されて
いる）に漏れるものの、再び接続点ＣＰＩ及びＣＲ２を
介して電源配線１１ａ、ｌｌｂに帰還される。

このとき、配線１１ｂ上の電源ノイズと配線ｌｌａ上に
帰還された電源ノイズとの間には時間差が発生する。そ
して、上記配線１１ｂ上の電源ノイズの位相と配線１１
ａ又はｌｌｂ上の電源ノイズの位相とがちょうど３６０
°となるような場合、上記配線１１ｂ上の電源ノイズ及
び配線１１ａ上の電源ノイズはは第８図（ａ）のように
振動性を帯びてしまう。そのため、内部回路ＩＯＣの入
力信号に対する交流ノイズマージンが劣化してしまう。

そこで、上記のような場合には、配線１１ａとｌｌｂと
は、低インピーダンス手段Ｚｆによって半導体チップ１
０内で短絡される。すなわち、図中のＳＷが閉じられる
。それによって、配線１１ｂ上の電源ノイズが配線１１
ａに伝達するものの配線１１ａ上の電源ノイズと上記配
線１１ｂ上の電源ノイズとの間には時間差が少なくなり
、コモンコードノイズとなり、第８図（ｂ）に示される
ように、その振幅は徐々に減少していくようになる。す
なわち、配線１１ａとｌｌｂとを短絡することによって
、配線１１ａ及び１１しに関する共振周波数が大きくさ
れる。それによって、エネルギー損失が大きくなり、ノ
イズの振幅が収束していく。従って、内部回路ＴＣＣの
交流ノイズマージンはある程度改善される。

（２）ＬＯ（Ｌｌ、Ｌ２の場合 この場合は、例えば第９′図に示されるようなパッケー
ジ構造及び実装構造の場合に対応するとみなされる。配
線１１ｂ上に発生した電源ノイズは、寄生インダクタン
スＬＬ、Ｌ２の値が寄生インダクタンスＬＯの値より大
きいことにより、配線１１ｂ上からプリント基板ＰＢ上
へ漏れるものの寄生インダクタンスＬＯの値が小さいの
で電源端子Ｖｃｃへ抜けていく。プリント基板ＰＢ上の
第１電源供給ライン（Ｘ）で発生した電源ノイズは配線
１１ａ及びｌｌｂ上に伝達されない。従って、内部回路
の交流ノイズマージンが改善されるので、低インピーダ
ンス手段Ｚｆによって配線１１ａと１１ｂとを短絡する
必要はない。すなわち、図中ＳＷは開いたままとされ、
配線１１ａとｌｌｂとは電気的に分離されたままとされ
る。

第３図には、上記ＥＣＬゲートの一例として、３人力Ｎ
ＯＲ論理ゲートの回路図が示されている。

すなわち、３個の入力トランジスタＱ１〜Ｑ３と参照用
トランジスタＱ４がエミッタ共通接続され、共通エミッ
タ端子が定電流源ＣＣを介して電源配線］、　２　ａに
接続されている。また、入力トランジスタＱ１〜Ｑ３の
コレクタ端子は共通のコレクタ抵抗Ｒｃｌを介して電源
配線１１ａに接続され、参照トランジスタＱ４のコレク
タ端子はコレクタ抵抗Ｒｃ２を介して電源配線１１ａに
接続されている。一方、エミッタフォロワ出力段ＥＦを
構成するトランジスタＱｌｌのコレクタ端子は電源配線
１１に接続され、エミッタ端子は抵抗Ｒｅを介して電源
配線１２ｂに接続されている。尚、参照トランジスタＱ
４のベースには図示されない基準電位発生回路から出力
された参照電位ＶＢｓが供給される。この基準電位発生
回路は例えば配Ａ１１ｌａと１２ａの間に結合されるよ
うに第２図のチップ１０内に設けられる。尚、第２図に
おいては、図面の複雑さを回避するため、基準電位発生
回路の図示は略されている。

第４図には本発明の第２の実施例が示されている。この
実施例では、第１の実施例をＬＳＩの内部回路１２にの
み適用して、ＥＣＬゲートＧｉのカレントスイッチ回路
Ｃ３ｉとエミッタフォロワ出力段ＥＦｉとで電源配線を
分離したのに加えて、第４図に示すように、出力回路Ｄ
ＯＢのカレントスイッチ回路Ｃ８Ｏと出力バイポーラト
ランジスタＱ２０の電源配線を分離しである。尚、ＯＵ
Ｔは出力パッドを示す。

すなわち、出力バイポーラトランジスタＱ２０のコレク
タ端子は、前記電源配線１１ａ、ｌｌｂとは分離された
電源配線ｌｉｅに接続されている。

そして、この電源配線１１ｃは、電源配線１１ａとｌｌ
ｂ間が図示のように低インピーダンス手段Ｚｆで短絡さ
れるように構成された場合にも、分離されたままとされ
る。すなわち、を源パッド２１Ｃが配線１１ｃのために
設けられる。なお、出力回路のカレントスイッチ回路Ｃ
８Ｏの電源電圧端子は、特に制限されないが内部回路の
カレントスイッチＣ３１＝Ｃ３ｎの電源配線１１ａ及び
１２ａに共通に接続されることができる。

第１の実施例では内部回路と出力回路を全く区別せずに
、分離配設された電源配線間を、共通電源供給経路のイ
ンダクタンスの大きさに応じて短絡もしくは分離してい
る。ところが、半導体集積回路装置では出力回路が５ｏ
Ωの負荷を駆動できるようにするため、内部回路のゲー
トの出力電流に比べて１０倍以上の電流が出力回路の出
力トランジスタを介して出力バットＯＵＴに流されるよ
うに設計される。このように出力トランジスタのエミッ
ターコレクタ経路にかなり大きな電流が流れるように設
計された半導体回路装置においては、出力回路で生じた
電流変化によって大きな電源ノイズが発生されるおそれ
があり、電源配線が共通にされていると出力回路で発生
した電源ノイズによって内部回路の交流ノイズマージン
が低下するおそれがある。

これに対し、第２の実施例においては、電源配線１１ａ
とｌｌｂ間が短絡されても、出力回路の電源配線１１ｃ
は分離されたままとされるので、出力回路での電流変化
に伴う電源ノイズにより内部回路が誤動作するおそれが
ないという利点がある。

第５図には第４図の実施例が適用された論理ＬＳＩにお
ける電源配線のレイアウト構成例が示されている。

第５図において、３１１ａと２１１ａは電源電圧Ｖｃｃ
ｌを供給する配線パターン、３１１ｂと２１１ｂは電源
電圧Ｖｃｃ２を供給する配線パターン、３１２ａと２１
２ａは電源電圧Ｖｅｅｌを供給する配線パターン、３１
２ｂと２１２ｂは電源電圧Ｖｅｅ２を供給する配線パタ
ーンである。

このうち、配線パターン３１１ａ、３１１ｂ。

３１２ａおよび３１２ｂは３層目のアルミニウム層で形
成され、配線パターン２１１ａ、２１１ｂ。

２１２ａおよび２１２ｂは２層目のアルミニウム層で形
成される。なお、１層目のアルミニウム層は専ら回路素
子間、すなわち、バイポーラ・トラレジスタ間やバイポ
ーラ・トランジスタと抵抗素゛層間を接続する信号線に
利用される。ただし、信号線は２層目、３層目のアルミ
ニウム層によっても形成してもよい。

上記配線パターン２１１ａ〜２１２ｂおよび３１１ａ〜
３１２ｂを囲むように配設されたパッド列１００の内側
に沿って矩形状に形成されている配線パターン３２０は
、出力回路ＤＯＢに電源電圧Ｖｃｃ３を供給する電源電
圧ラインである。この配線パターン３２０は特に制限さ
れないが、３層目のアルミニウム層で形成されている。

また、第５図において、１ｌｌａで示されているのはチ
ップ外部から電源電圧Ｖｃｃｌを与えるための電源パッ
ド、１ｌｌｂは電源電圧Ｖｃｃ２を与えるための電源パ
ッド、１ｌｌｃは電源電圧Ｖｃｃ３を与えるための電源
パッド、１１２ａは電源電圧Ｖｅｅｌを与えるための電
源パッド、１１２ｂは電源電圧Ｖｅｅ２を与えるための
電源パッド、残りのパッド１１０は信号の入出力に使用
される信号パッドである。

なお、２層目のアルミニウム層からなるＶｃｃｌライン
２１１ａ、Ｖｃｃ２ライン２１１ｂ、Ｖｅｅｌライン２
１２ａ、Ｖｅｅ２ライン２１２１ｂと、３層目のアルミ
ニウム層からなるＶｃｃｌライン３１１ａ％Ｖｃｃ２ラ
イン３１１ｂ％Ｖｅｅ１ライン３１２ａ、Ｖｅｅ２ライ
ン３１３ｂとは、第６図に拡大するように、各々スルー
ホール４１１ａ、４１　ｌｂ、４１２ａ、４１２ｂにて
接触されている。

さらに、この実施例では、３層目のアルミニウム層から
なるｖＣＣ１ライン３１１ａとｖＣＣ２ライン３１１ｂ
とが互いに隣接して配設されており、チップ外部の共通
電源供給経路のインダクタンスが小さい場合には、第６
図に示すように配線パターン３１１ａと３１１ｂ間にシ
ョートパターン３５０を形成することにより容易にＶｃ
ｃｌラインｌｌａとＶｃｃ２ラインｌｌｂ間を短絡でき
るようにされている。すなわち、この実施例ではショー
トパターン３５０が低インピーダンス手段Ｚｆとして用
いられている。上記ショートパターン３５０は、チップ
の複数箇所に形成される。

なお、上記ショートパターン３５０の形成方法は、例え
ば予めショートパターンの形状、大きさおよび位置の情
報を有するパターンデータを用意しておいて、このデー
タと主として電源ラインを構成する３層目のアルミニウ
ム配線のパターンデータとを必要に応じて合成して１枚
の３層目アルミパターン形成用マスクを作成する。ある
いは、予め本来の配線パターンデータに基づいて作成し
たマスクと、ショートパターンデータに基づいて作成し
たマスクとを用意してショートパターンが必要な場合に
はホトレジスト工程を２回に分けて行なうようにしても
よい。

第７図には第６図におけるｘ−ｘ’線に沿った２層目と
３層目のアルミニウム配線層の断面構造を示す。

ショートパターン３５０を付加した場合、Ｖｃｃｌの配
線パターン３１１ａとＶｃｃ２の配線パターン３１　ｌ
ｂ間の谷間がショートパターン３５０とされるアルミニ
ウム層で埋設されるため、電源変動が伝わり易くなる。

なお、第７図において、５００は例えばＳｉＯ２膜のよ
うな層間絶縁膜である。

上記実施例では、Ｖｃｃｌラインの配線パターンとＶｃ
ｃ２ラインの配線パターンとを接続する低インピーダン
ス手段Ｚｆとしてアルミニウムからなるショートパター
ンを用いているが、アルミニウムの代わりにＴｉ、Ｗ、
Ｍｏその他の高融点金属または低抵抗ポリシリコンもし
くは金属とシリコンの化合物等を用いてもよい。

また、上記実施例ではＶｃｃｌラインとＶｃｃ２ライン
の配線パターン同士を３層目のアルミニウム層において
隣接させているが、３層目の代わりに２層目のアルミニ
ウム層または２層目および３層目のアルミニウム層にお
いて同電位の電源配線パターン同士を隣接させるように
してもよい。

その場合、ショートパターンは最上層とされる３層目の
アルミニウム層でなく、２層目（下層）のアルミニウム
層によって形成させることが可能である。

以上説明−したように上記実施例においては、同電位の
電源供給経路が実装系で共通化された半導体集積回路装
置において、電流の安定している回路と電流変化の大き
な回路とに対応して同電位の電源配線を分離するととも
に、それらの電源配線を少なくとも半導体チップ内の一
部で互いに隣接するように配設する。そして、共通化さ
れた実装系の電源配線路のインダクタンスＬＯが内部の
電源配線のインダクタンスＬｌ、Ｌ２に比べて充分に大
きい場合には内部の電源配線を分離したままにしておく
。一方、実装系の電源供給経路のインダクタンスＬＯが
内部の電源配線のインダクタンスＬｌ、Ｌ２に比べて比
較的小さい場合には、分離されたチップ内部の電源配線
同士をその隣接箇所でアルミパターン等の低インピーダ
ンス手段Ｚｆで短絡させる。このように共通電源供給経
路のインダクタンスＬＯが大きい場合にはチップ内の電
源配線が分離されたままとされるので、電流変化の大き
い電源配線から電流変化の少ない電源配線への電源電圧
変動の影響を小さくできる。一方、実装系の共通電源供
給経路のインダクタンスＬＯが小さい場合には、チップ
内の電源配線が互いに短絡されるため、電流変化の大き
い電源配線から電流変化の少ない電源配線への影響は小
さくできないが、電源配線用のノイズの時間差をなくし
、内部の電流変化がチップ外部へ伝わり再び戻ってくる
ことによる共振現象を防止して第８図（ｂ）のごとく電
源変動の収束を速めることができ、これによって論理Ｌ
ＳＩ全体としての交流ノイズマージンを拡大させること
ができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
電源電圧Ｖｅｅ側の電源供給経路のインダクタンスに着
目して電源ノイズ対策を施したものについて説明したが
、電源電圧Ｖｅｅ側についても同様のノイズ対策を施す
ようにしてもよい。ただし、実施例の半導体回路装置の
場合、ｖｃｃが接地電位であり、設計の際にはＶｃｃを
基準電位として信号のレベル等を決定しているとともに
、半導体チップ内においてはＶｅｅ側の電位が揺れると
信号のレベルにもそれに追従して揺れることが多いので
電源電圧Ｖｅｅの変動はそれほどマージンの低下に結び
付かない。

従って、基準電位となるＶｅｅ側についてのみ少なくと
も本発明を適用すれば効果がある。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＣＬゲートを基本
論理回路とする論理ＬＳＩに適用した場合について説明
したが、この発明はそれに限定されるものでなく、ＮＴ
ＬゲートやＴＴＬゲート等のバイポーラトランジスタ論
理ゲートはもちろ／ｕｃＭｏＳ論理ゲートやＢｉ−０Ｍ
Ｏ５論理ゲートを含む半導体論理回路装置一般に利用す
ることができる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、同電位の電源供給経路が実装系で共通化され
るようにされた半導体集積回路装置において、回路内の
電流変化に伴う電源電圧の変動を実装形態に応じて有効
に抑制し、交流ノイズマージンを拡大させることができ
る。

【図面の簡単な説明】

第１図は本発明に係る給電方式の概念を模式的に示す構
成図、 第２図は本発明を論理ＬＳＩに適用した場合の一実施例
を示すブロック図、 第３図は第２図の論理ＬＳＩを構成するＥＣＬゲートの
一例を示す回路図、 第４図は本発明を適用した論理ＬＳＩの第２の実施例を
示す回路図、 第５図は本発明を適用した論理ＬＳＩの配線パターン例
を示す平面図、 第６図はその要部拡大平面図、 第７図は第６図におけるｘ−ｘ’　線に沿った断面図、 第８図（ａ）は従来の論理ＬＳＩにおける電源電圧の共
振状態を示す波形図、 第８図（ｂ）は本発明を適用した論理ＬＳＩにおける電
源電圧の変動の様子を示す波形図、第９図および第１０
図はパッケージ構造及び実装構造の模式図である。 １０・・・・半導体チップ、ｌｌａ・・・・電源配線（
Ｖｃｃｌライン）、ｌｌｂ・・・・電源配線（Ｖｃｃ２
ライン）、ｌｌｃ・・・・電源配線（Ｖｃｃ３ライン）
、２１１ａ、３１１ａ・・・・Ｖｃｃｌラインの配線パ
ターン、２１１ｂ、３１１ｂ・・・・Ｖｃｃ２ラインの
配線パターン、３２０・・・・Ｖｃｃ３ラインの配線パ
ターン、２１２ａ、３１２ａ−−−−Ｖｅｅ１ライン、
２１２ｂ、３１２ｂ・・・・Ｖｅｅ２ライン、３５０・
・・・ショートパターン、４１１　ａ　〜４１２　ｂ−
ス）Ｌｔ−ホール、Ｃ８・・・・カレントスイッチ回路
、ＥＦ・・・・エミッタフォロワ。 第 す 図 １２ｂ 第 図 第 図 １１ｂ １　ｌｂ 第 図 （ｂ） 綺 間 第　９ 図 第１０ 図

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路装置内の同電位の電源配線を２以上
   に分離するとともに、それらの同電位の電源配線を少な
   くとも一部で互いに隣接するように配設し、外部の共通
   電源供給経路のインダクタンスが相対的に大きい場合に
   は上記電源配線を分離したままにし、上記インダクタン
   スが相対的に小さい場合には上記電源配線間を上記隣接
   箇所にて低インピーダンスで接続するようにしたことを
   特徴とする半導体集積回路装置における給電方式。 ２、上記低インピーダンスは、電源配線層間を導電材料
   で埋設するように形成されたショートパターンであるこ
   とを特徴とする請求項１記載の半導体集積回路装置にお
   ける給電方式。 ３、上記ショートパターンは、電源配線が多層構造とさ
   れている場合に、最上層の配線層にて形成されることを
   特徴とする請求項２記載の半導体集積回路装置における
   給電方式。