JPH02250406A - 信号発生回路 - Google Patents
信号発生回路Info
- Publication number
- JPH02250406A JPH02250406A JP7061989A JP7061989A JPH02250406A JP H02250406 A JPH02250406 A JP H02250406A JP 7061989 A JP7061989 A JP 7061989A JP 7061989 A JP7061989 A JP 7061989A JP H02250406 A JPH02250406 A JP H02250406A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- shift register
- clocks
- sine wave
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路技術さらには正弦波信号発生回
路に適用して特に有効な技術に関し、例えば交換機用デ
ジタルＣ０ＤＥＣ（符号器・復号器）における課金信号
発生回路に利用して有効な技術に関する。
路に適用して特に有効な技術に関し、例えば交換機用デ
ジタルＣ０ＤＥＣ（符号器・復号器）における課金信号
発生回路に利用して有効な技術に関する。
［従来の技術］
交換機用デジタルＣ０ＤＥＣには公衆電話器に対して送
信する課金信号を発生する正弦波発生回路が設けられて
いる。従来の課金信号発生回路は一定の振幅の正弦波を
発生するようになっていた。
信する課金信号を発生する正弦波発生回路が設けられて
いる。従来の課金信号発生回路は一定の振幅の正弦波を
発生するようになっていた。
［発明が解決しようとする課題］
従来の課金信号発生回路は、いきなり大きな振幅の正弦
波（、Ｊｌ！生ずるとともに、突然正弦波を中断してし
まうため、信号の始端と終端でオーバーシュートやアン
ダシュートによるノイズが発生し易い、その結果、電話
器側では、課金信号の先頭のノイズと終わりのノイズを
別々の課金信号として認識して課金装置を誤動作させて
しまうおそれがあるという問題点があった。
波（、Ｊｌ！生ずるとともに、突然正弦波を中断してし
まうため、信号の始端と終端でオーバーシュートやアン
ダシュートによるノイズが発生し易い、その結果、電話
器側では、課金信号の先頭のノイズと終わりのノイズを
別々の課金信号として認識して課金装置を誤動作させて
しまうおそれがあるという問題点があった。
なお、デジタルＣ０ＤＥＣについては、■オーム社、昭
和６０年１２月２５日発行、ｒマイクロコンピュータハ
ンドブック」Ｐ５９〜Ｐ６０参照。
和６０年１２月２５日発行、ｒマイクロコンピュータハ
ンドブック」Ｐ５９〜Ｐ６０参照。
上記問題点は、発生される正弦波の振幅が徐々に拡大し
、かつ徐々に小さくなるいわゆるランプ状の信号にする
ことで解決できる。しかしながら、既存の技術でそのよ
うな信号を発生させようとすると１回路が複雑で規模が
相当大きなものになってしまうおそれがある。
、かつ徐々に小さくなるいわゆるランプ状の信号にする
ことで解決できる。しかしながら、既存の技術でそのよ
うな信号を発生させようとすると１回路が複雑で規模が
相当大きなものになってしまうおそれがある。
この発明の目的は、簡単かつ小規模な回路構成でノイズ
による誤動作を生じさせるおそれのないランプ状の課金
信号を発生できるような信号発生回路を提供することに
ある。
による誤動作を生じさせるおそれのないランプ状の課金
信号を発生できるような信号発生回路を提供することに
ある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては５本明細書の記述および添附図面から明らかに
なるであろう。
ついては５本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本顕において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち１発生された正弦波と振幅の中心となるバイア
ス電圧を抵抗ラダーの両端子に各々印加し、抵抗ラダー
の各ノードと出力ノードとの間に接続されたスイッチを
、ハーフラッチ回路からなるシフトレジスタの出力信号
で順次オン・オフ制御するとともに、互いに周期が同一
で位相が等間隔でずれた３つ以上のクロックを発生する
リングカウンタとこのリングカウンタから出力されるク
ロックのパルス幅を狭める論理回路とを設け、この比較
的パルス幅の小さな３種以上のクロックで上記シフトレ
ジスタを動作させるようにするものである。
ス電圧を抵抗ラダーの両端子に各々印加し、抵抗ラダー
の各ノードと出力ノードとの間に接続されたスイッチを
、ハーフラッチ回路からなるシフトレジスタの出力信号
で順次オン・オフ制御するとともに、互いに周期が同一
で位相が等間隔でずれた３つ以上のクロックを発生する
リングカウンタとこのリングカウンタから出力されるク
ロックのパルス幅を狭める論理回路とを設け、この比較
的パルス幅の小さな３種以上のクロックで上記シフトレ
ジスタを動作させるようにするものである。
［作用］
上記した手段によれば、抵抗ラダーによって正弦波の振
幅を徐々に大きくしたり、徐々に小さくしたりできると
ともに、抵抗ラダーのスイッチを順次制御する信号を形
成するシフトレジスタの各ラッチ手段を、比較的パルス
幅の小さなりロックで動作させるため、各ラッチをマス
タスレーブ方式のフルラッチ回路でなくその半分のハー
フラッチ回路で構成することができ、これによってフル
ラッチ回路を用いて上記シフトレジスタを構成する場合
に比べて大幅に回路規模を小さくすることができる。
幅を徐々に大きくしたり、徐々に小さくしたりできると
ともに、抵抗ラダーのスイッチを順次制御する信号を形
成するシフトレジスタの各ラッチ手段を、比較的パルス
幅の小さなりロックで動作させるため、各ラッチをマス
タスレーブ方式のフルラッチ回路でなくその半分のハー
フラッチ回路で構成することができ、これによってフル
ラッチ回路を用いて上記シフトレジスタを構成する場合
に比べて大幅に回路規模を小さくすることができる。
［実施例］
第１図には１本発明をＣ０ＤＥＣに内蔵される課金信号
発生回路に適用した場合の一実施例が示されている。
発生回路に適用した場合の一実施例が示されている。
第１図において、１は例えばＤ／Ａ変換器と、このＤ／
Ａ変換内のスイッチのオン・オフ情報を記憶するリード
・オンリ・メモリとからなる正弦波発生回路、２は同一
抵抗値の抵抗素子Ｒ１，Ｒ。
Ａ変換内のスイッチのオン・オフ情報を記憶するリード
・オンリ・メモリとからなる正弦波発生回路、２は同一
抵抗値の抵抗素子Ｒ１，Ｒ。
・・・・Ｒｎが直列接続きれてなる抵抗ラダーである。
抵抗ラダー２と正弦波発生回路１との間には、アップダ
ウン切換回路３が設けられており、正弦波発生回路１で
発生された正弦波ＳＩＮと振幅の中心となるバイアス電
圧Ｖｅとが、アップダウン切換回路３を介して抵抗ラダ
ー２の両端子に印加可能にされている。また、上記抵抗
ラダー２の抵抗Ｒ工、Ｒ２・・・・Ｒｎの各接続ノード
Ｎ１． Ｎ２・・・・Ｎｎと出力ノードＮｏとの間には
それぞれスイッチＭＯ８ＦＥＴ ＳＷｌ、ＳＷ２”Ｓ
Ｗｎが接続され、出力ノードＮｏにはボルテージフォロ
ワ４が接続されている。
ウン切換回路３が設けられており、正弦波発生回路１で
発生された正弦波ＳＩＮと振幅の中心となるバイアス電
圧Ｖｅとが、アップダウン切換回路３を介して抵抗ラダ
ー２の両端子に印加可能にされている。また、上記抵抗
ラダー２の抵抗Ｒ工、Ｒ２・・・・Ｒｎの各接続ノード
Ｎ１． Ｎ２・・・・Ｎｎと出力ノードＮｏとの間には
それぞれスイッチＭＯ８ＦＥＴ ＳＷｌ、ＳＷ２”Ｓ
Ｗｎが接続され、出力ノードＮｏにはボルテージフォロ
ワ４が接続されている。
上記スイッチＭＯ８ＦＥＴ ＳＷ１〜ＳＷｎは、例え
ば第２図（Ａ）に示すようなｎ個のハーフラッチ回路Ｈ
Ｌユ、ＨＬ、・・・・ＨＬｎが、カスケード接続されて
なるシフトレジスタ５からの制御信号Ｐ工、Ｐ２・・・
・Ｐｎによって順番にオン・オフ制御される。
ば第２図（Ａ）に示すようなｎ個のハーフラッチ回路Ｈ
Ｌユ、ＨＬ、・・・・ＨＬｎが、カスケード接続されて
なるシフトレジスタ５からの制御信号Ｐ工、Ｐ２・・・
・Ｐｎによって順番にオン・オフ制御される。
上記アップダウン切換回路３は、信号発生開始制御信号
ＭＥＴをラッチするフルラッチ回路１１の出力Ｑによっ
てオン・オフ制御される一対のスイッチＭＯ８ＦＥＴ
ＳＷ１□と５Ｗ１２出力Ｑ（７）反転信号によってオ
ン・オフ制御される一対のスイッチＭＯ３ＦＥＴ Ｓ
Ｗ、、、ＳＷ、、とからなる。
ＭＥＴをラッチするフルラッチ回路１１の出力Ｑによっ
てオン・オフ制御される一対のスイッチＭＯ８ＦＥＴ
ＳＷ１□と５Ｗ１２出力Ｑ（７）反転信号によってオ
ン・オフ制御される一対のスイッチＭＯ３ＦＥＴ Ｓ
Ｗ、、、ＳＷ、、とからなる。
ＭＯＳＦＥＴ ＳＷ１□〜ＳＷ、４（７）うちＳＷ、
１はＶＢ入力端子ＩＮ、と抵抗ラダー２の始端との間に
、またＳＷ、２は正弦波入力端子ＩＮ□と抵抗ラダー２
の終端との間、５Ｗｔｉは正弦波入力端子と抵抗ラダー
２の始端との間、ＳＷ□、はＶｅ入力端子ＩＮ２と抵抗
ラダー２の終端との間にそれぞれ接続されている。これ
によって、開始信号ＭＥＴがハイレベルの間はスイッチ
ＳＷ□、と５Ｗ１４がオンされ、ロウレベル間はスイッ
チＳＷ工、と５ＷＬ２がオンされて、抵抗ラダー２への
正弦波ＳＩＮの入力関係が逆にされる。
１はＶＢ入力端子ＩＮ、と抵抗ラダー２の始端との間に
、またＳＷ、２は正弦波入力端子ＩＮ□と抵抗ラダー２
の終端との間、５Ｗｔｉは正弦波入力端子と抵抗ラダー
２の始端との間、ＳＷ□、はＶｅ入力端子ＩＮ２と抵抗
ラダー２の終端との間にそれぞれ接続されている。これ
によって、開始信号ＭＥＴがハイレベルの間はスイッチ
ＳＷ□、と５Ｗ１４がオンされ、ロウレベル間はスイッ
チＳＷ工、と５ＷＬ２がオンされて、抵抗ラダー２への
正弦波ＳＩＮの入力関係が逆にされる。
この実施例では、図示しないマイコンインタフェースか
ら供給される課金信号発生終了タイミングを示す制御信
号ＭＥＴをラッチする第２図（Ｂ）に示すようなマスタ
スレーブ方式のフルラッチ回路１１と、開始制御信号Ｍ
ＥＴの立上りの際に所定のパルス幅の基準パルスＳ１を
形成するパルス形成回路１２と、この基準パルスＳ１に
基づいて互いに同一周期で位相が１２０°ずれた３つの
基準クロックＢ□、Ｂ、、Ｂ、を発生するリングカウン
タ１３と、これらの基準クロックＢユ、 Ｂ、、 Ｂ、
のパルス幅のみ狭めたシフトクロックφ２．φ２゜φ３
を発生するパルス幅制御回路１４等が設けられている。
ら供給される課金信号発生終了タイミングを示す制御信
号ＭＥＴをラッチする第２図（Ｂ）に示すようなマスタ
スレーブ方式のフルラッチ回路１１と、開始制御信号Ｍ
ＥＴの立上りの際に所定のパルス幅の基準パルスＳ１を
形成するパルス形成回路１２と、この基準パルスＳ１に
基づいて互いに同一周期で位相が１２０°ずれた３つの
基準クロックＢ□、Ｂ、、Ｂ、を発生するリングカウン
タ１３と、これらの基準クロックＢユ、 Ｂ、、 Ｂ、
のパルス幅のみ狭めたシフトクロックφ２．φ２゜φ３
を発生するパルス幅制御回路１４等が設けられている。
基準パルス形成回路１２は、フルラッチ回路ＦＬＴ工と
イクスクルーシブＯＲゲートＧ１とからなり、基準クロ
ックＣ１，ｃ２の１周期に相当するパルス幅の基準パル
スＳ１を形成する。この基準パルスＳ□はカスケード接
続された２つのフルラッチ回路ＦＬＴ、、ＦＬＴ、に供
給され、それらの出力Ｓ、、Ｓ、とパルスＳ１とがＯＲ
ゲートＧ２に供給されることにより、基準パルスＳ１の
パルス幅の３倍のパルス幅を持つ制御信号Ｐ□が形成さ
れ、この信号Ｐ１が抵抗ラダー２のスイッチＳＷ１に供
給されるとともにシフトレジスタ５の初段のハーフラッ
チＨＬ□のデータ端子に入力されている。また、信号Ｐ
１はクロックφ、とともにＡＮＤゲートＧ、に供給され
、このゲートＧ、の出力信号が、クロックφ、とハーフ
ラッチＨＬｎ−。
イクスクルーシブＯＲゲートＧ１とからなり、基準クロ
ックＣ１，ｃ２の１周期に相当するパルス幅の基準パル
スＳ１を形成する。この基準パルスＳ□はカスケード接
続された２つのフルラッチ回路ＦＬＴ、、ＦＬＴ、に供
給され、それらの出力Ｓ、、Ｓ、とパルスＳ１とがＯＲ
ゲートＧ２に供給されることにより、基準パルスＳ１の
パルス幅の３倍のパルス幅を持つ制御信号Ｐ□が形成さ
れ、この信号Ｐ１が抵抗ラダー２のスイッチＳＷ１に供
給されるとともにシフトレジスタ５の初段のハーフラッ
チＨＬ□のデータ端子に入力されている。また、信号Ｐ
１はクロックφ、とともにＡＮＤゲートＧ、に供給され
、このゲートＧ、の出力信号が、クロックφ、とハーフ
ラッチＨＬｎ−。
の出力を入力信号とするＡＮＤゲートＧ４の出力信号と
ともにＯＲゲートＧ、に供給され、このゲートＧ、の出
力信号がシフトレジスタ２の最終段のハーフラッチＨＬ
ｎにラッチ信号として供給されるようになっている。
ともにＯＲゲートＧ、に供給され、このゲートＧ、の出
力信号がシフトレジスタ２の最終段のハーフラッチＨＬ
ｎにラッチ信号として供給されるようになっている。
次の上記実施例の課金発生回路の動作を第３図のタイミ
ングチャートを用いて説明する。
ングチャートを用いて説明する。
信号発生開始制御信号ＭＥＴがハイレベルに変化される
と、基準パルスＳ１が形成され、これによってリングカ
ウンタ１３が起動されて、基準クロックＢ１．Ｂ、、Ｂ
、が発生される。そして、このクロックのパルス幅を狭
めたシフトクロックφ０．φ２．φ、が形成され、シフ
トレジスタ５がシフト動作される。すると互いにパルス
が３分の１ずつ重複した制御信号Ｐ１〜Ｐｎが順次形成
され、抵抗ラダー２の各ノードに接続されたスイッチＭ
Ｏ８ＦＥＴ ＳＷｌ、ＳＷ、−８Ｗｎに供給されＳＷ
ｌからＳＷｎに向かって順番にオンされていく。一方、
開始制御信号ＭＥＴがハイレベルに変化されると、フル
ラッチ回路１１の出力が変化し、これによってＭＯＳＦ
ＥＴ ＳＷ、、とＳＷｉ！がオンされる。そのため、
正弦波発生回路１から供給された正弦波ＳＩＮはオンさ
れたＭＯ８ＦＥＴＳ Ｗｌ、を介して抵抗ラダー２の終
端に、またバイアス電圧ＶＢは抵抗ラダー２の始端にそ
れぞれ供給される。そのため、ボルテージフォロワ４へ
の出力電圧は、先ず正弦波ＳＩＮの振幅が１／ｎに分圧
され、スイッチＳＷ１からＳＷｎへ向かって順番にオン
されていくに従って分圧比が次第に大きくなって振幅が
増大され、最後のスイッチＳＷｎがオンされると、入力
された正弦波ＳＩＨの振幅と同一の振幅の信号が出力さ
れるようになる。
と、基準パルスＳ１が形成され、これによってリングカ
ウンタ１３が起動されて、基準クロックＢ１．Ｂ、、Ｂ
、が発生される。そして、このクロックのパルス幅を狭
めたシフトクロックφ０．φ２．φ、が形成され、シフ
トレジスタ５がシフト動作される。すると互いにパルス
が３分の１ずつ重複した制御信号Ｐ１〜Ｐｎが順次形成
され、抵抗ラダー２の各ノードに接続されたスイッチＭ
Ｏ８ＦＥＴ ＳＷｌ、ＳＷ、−８Ｗｎに供給されＳＷ
ｌからＳＷｎに向かって順番にオンされていく。一方、
開始制御信号ＭＥＴがハイレベルに変化されると、フル
ラッチ回路１１の出力が変化し、これによってＭＯＳＦ
ＥＴ ＳＷ、、とＳＷｉ！がオンされる。そのため、
正弦波発生回路１から供給された正弦波ＳＩＮはオンさ
れたＭＯ８ＦＥＴＳ Ｗｌ、を介して抵抗ラダー２の終
端に、またバイアス電圧ＶＢは抵抗ラダー２の始端にそ
れぞれ供給される。そのため、ボルテージフォロワ４へ
の出力電圧は、先ず正弦波ＳＩＮの振幅が１／ｎに分圧
され、スイッチＳＷ１からＳＷｎへ向かって順番にオン
されていくに従って分圧比が次第に大きくなって振幅が
増大され、最後のスイッチＳＷｎがオンされると、入力
された正弦波ＳＩＨの振幅と同一の振幅の信号が出力さ
れるようになる。
また、開始制御信号ＭＥＴがロウレベルに変化されると
、ＭＯＳＦＥＴ ＳＷ、、とＳＷ、、、がオフされ、
代わって５ＷｘａとＳＷ工、がオンされるため、抵抗ラ
ダー２の始端に正弦波、終端にバイアス電圧ＶＢが供給
されるようになる。
、ＭＯＳＦＥＴ ＳＷ、、とＳＷ、、、がオフされ、
代わって５ＷｘａとＳＷ工、がオンされるため、抵抗ラ
ダー２の始端に正弦波、終端にバイアス電圧ＶＢが供給
されるようになる。
一方、制御信号ＭＥＴの立下りの際にもパルス形成回路
１２において基準パルスＳ工が形成されるため、立上り
の際と同じようにリングカウンタ１３が起動され、基準
クロックＢ１．Ｂ２．Ｂ、、続いてシフトクロックφ１
．φ２．φ、が形成され、再びシフトレジスタ５から制
御信号Ｐｉ〜Ｐｎが順番に出力され、スイッチＳＷ１〜
ＳＷｎがＳＷｌからＳＷｎへ向かってオンされていく。
１２において基準パルスＳ工が形成されるため、立上り
の際と同じようにリングカウンタ１３が起動され、基準
クロックＢ１．Ｂ２．Ｂ、、続いてシフトクロックφ１
．φ２．φ、が形成され、再びシフトレジスタ５から制
御信号Ｐｉ〜Ｐｎが順番に出力され、スイッチＳＷ１〜
ＳＷｎがＳＷｌからＳＷｎへ向かってオンされていく。
その結果、今度は正弦波の振幅が次第に小さくなるよう
に圧縮されて出力されるようになる。
に圧縮されて出力されるようになる。
このように、上記実施例では、パルス幅制御回路１４を
設けて、基準クロックＢ□、Ｂ、、Ｈ□のパルス幅を狭
めた続いてシフトクロックφ１．φ３゜φ、を形成し、
このクロックでシフトレジスタ５をシフト動作させるよ
うにしているので、シフトレジスタ５を構成するフリッ
プフロップとして、第２図（Ａ）のようなハーフラッチ
回路を用いることができ、これによって課金信号発生回
路の回路規模をかなり小さくすることができる。
設けて、基準クロックＢ□、Ｂ、、Ｈ□のパルス幅を狭
めた続いてシフトクロックφ１．φ３゜φ、を形成し、
このクロックでシフトレジスタ５をシフト動作させるよ
うにしているので、シフトレジスタ５を構成するフリッ
プフロップとして、第２図（Ａ）のようなハーフラッチ
回路を用いることができ、これによって課金信号発生回
路の回路規模をかなり小さくすることができる。
すなわち、通常シフトレジスタではクロックスキューに
よるレーシングを防止するため第２図（Ｂ）に示すよう
なマスタスレーブ方式のフルラッチ回路をカスケード接
続して構成されるが、第１図のような課金信号発生回路
におけるシフトレジスタ５をフルラッチ回路で構成し、
互いに位相が３分の１の周期ずれたデユーティ１／−３
のクロックＢ１°、Ｂ、、Ｂ、でそのシフトレジスタを
動作させると、第３図からも分かるように各ラッチ回路
の入力データ（前段のラッチの出力）とラッチクロック
の変化（立下り）のタイミングが同時であるため、誤っ
てデータをラッチするおそれがあった。しかるに上記実
施例ではクロックＢ１．Ｂ２゜Ｂ、と同一周期および同
一位相差でパルス幅のみ狭くされたクロックφ１．φ２
．φ、でシフトレジスタ５を動作させているので、各ラ
ッチ回路の入力データが安定しているときにラッチを行
なうことができとともに、ハーフラッチ回路を用いても
レーシングを起こすことがない。
よるレーシングを防止するため第２図（Ｂ）に示すよう
なマスタスレーブ方式のフルラッチ回路をカスケード接
続して構成されるが、第１図のような課金信号発生回路
におけるシフトレジスタ５をフルラッチ回路で構成し、
互いに位相が３分の１の周期ずれたデユーティ１／−３
のクロックＢ１°、Ｂ、、Ｂ、でそのシフトレジスタを
動作させると、第３図からも分かるように各ラッチ回路
の入力データ（前段のラッチの出力）とラッチクロック
の変化（立下り）のタイミングが同時であるため、誤っ
てデータをラッチするおそれがあった。しかるに上記実
施例ではクロックＢ１．Ｂ２゜Ｂ、と同一周期および同
一位相差でパルス幅のみ狭くされたクロックφ１．φ２
．φ、でシフトレジスタ５を動作させているので、各ラ
ッチ回路の入力データが安定しているときにラッチを行
なうことができとともに、ハーフラッチ回路を用いても
レーシングを起こすことがない。
しかも、上記実施例の課金信号発生回路においてはアッ
プダウン切換回路３を設け、正弦波出力開始時と出力終
了時とで抵抗ラダー２の両端子に印加される電圧の関係
が逆になるようにしている。
プダウン切換回路３を設け、正弦波出力開始時と出力終
了時とで抵抗ラダー２の両端子に印加される電圧の関係
が逆になるようにしている。
そのため、出力開始時の際も終了の際も単にシフトレジ
スタ５を同一の方向にシフト動作させればよいことにな
る。抵抗ラダーのスイッチＳＷ１〜ＳＷｎのオン順序を
出力開始時と終了時とで逆にしようとすると、シフトレ
ジスタを逆方向にシフト動作させるか、シフトレジスタ
と抵抗ラダーとの間にマルチプレクサが必要となり、回
路規模が大きくなるが、上記実施例の課金信号発生回路
はシフト方向を逆にする必要がないので回路規模が小さ
くて済む。
スタ５を同一の方向にシフト動作させればよいことにな
る。抵抗ラダーのスイッチＳＷ１〜ＳＷｎのオン順序を
出力開始時と終了時とで逆にしようとすると、シフトレ
ジスタを逆方向にシフト動作させるか、シフトレジスタ
と抵抗ラダーとの間にマルチプレクサが必要となり、回
路規模が大きくなるが、上記実施例の課金信号発生回路
はシフト方向を逆にする必要がないので回路規模が小さ
くて済む。
さらに、上記実施例の課金信号発生回路では、互いに１
７３ずつ重複したパルスＰ工、Ｐ、・・・・Ｐｎで抵抗
ラダー２の各ノードに接続されたスイッチＳＷ工〜ＳＷ
ｎを制御するようになっているので、スイッチＳＷ１〜
ＳＷｎは一つずつオンされていくのではなく、次のスイ
ッチのオンへ移行する際に隣り合う２つのスイッチが同
時にオンされる期間を作り出せる。２つのスイッチが同
時にオンされると、各々単独でオンされたときに出力ノ
ードに呪われる電圧の中間の電圧を出力させることがで
きる。その結果、より滑らかな出力波形（正弦波）が得
られるようになる。
７３ずつ重複したパルスＰ工、Ｐ、・・・・Ｐｎで抵抗
ラダー２の各ノードに接続されたスイッチＳＷ工〜ＳＷ
ｎを制御するようになっているので、スイッチＳＷ１〜
ＳＷｎは一つずつオンされていくのではなく、次のスイ
ッチのオンへ移行する際に隣り合う２つのスイッチが同
時にオンされる期間を作り出せる。２つのスイッチが同
時にオンされると、各々単独でオンされたときに出力ノ
ードに呪われる電圧の中間の電圧を出力させることがで
きる。その結果、より滑らかな出力波形（正弦波）が得
られるようになる。
以上説明したように上記実施例は、発生された正弦波と
バイアス電圧を抵抗ラダーの両端子に印加し、抵抗ラダ
ーの各ノードと出力ノードとの間に接続されたスイッチ
を、ハーフラッチ回路からなるシフトレジスタの出力信
号で順次オン・オフ制御するとともに、互いに周期が同
一で位相が等間隔でずれた３以上のクロックを発生する
リングカウンタとこのリングカウンタから出力されるク
ロックのパルス幅を狭める論理回路とを設け、この比較
的パルス幅の小さな３種以上のクロックで上記シフトレ
ジスタを動作させるようにしたので、抵抗ラダーによっ
て正弦波の振幅を徐々に大きくしたり、徐々に小さくし
たりできるとともに、抵抗ラダーのスイッチを順次制御
する信号を形成するシフトレジスタの各ラッチ手段を、
パルス幅の小さなりロックで動作させるため、各ラッチ
をマスタスレーブ方式のフルラッチ回路でなくその半分
のハーフラッチ回路で構成することができ、これによっ
てフルラッチ回路を用いて上記シフトレジスタを構成す
る場合に比べて大幅に回路規模を小さくすることができ
るという効果がある。
バイアス電圧を抵抗ラダーの両端子に印加し、抵抗ラダ
ーの各ノードと出力ノードとの間に接続されたスイッチ
を、ハーフラッチ回路からなるシフトレジスタの出力信
号で順次オン・オフ制御するとともに、互いに周期が同
一で位相が等間隔でずれた３以上のクロックを発生する
リングカウンタとこのリングカウンタから出力されるク
ロックのパルス幅を狭める論理回路とを設け、この比較
的パルス幅の小さな３種以上のクロックで上記シフトレ
ジスタを動作させるようにしたので、抵抗ラダーによっ
て正弦波の振幅を徐々に大きくしたり、徐々に小さくし
たりできるとともに、抵抗ラダーのスイッチを順次制御
する信号を形成するシフトレジスタの各ラッチ手段を、
パルス幅の小さなりロックで動作させるため、各ラッチ
をマスタスレーブ方式のフルラッチ回路でなくその半分
のハーフラッチ回路で構成することができ、これによっ
てフルラッチ回路を用いて上記シフトレジスタを構成す
る場合に比べて大幅に回路規模を小さくすることができ
るという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
互いに位相が３分の１周期ずつずれた３つのシフトクロ
ックφ□、φ２゜φ□でシフトレジスタを動作させてい
るが、位相が４分の１周期ずつずれた４個のクロックφ
１〜φ、を形成してシフトレジスタを動作させることも
可能である。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
互いに位相が３分の１周期ずつずれた３つのシフトクロ
ックφ□、φ２゜φ□でシフトレジスタを動作させてい
るが、位相が４分の１周期ずつずれた４個のクロックφ
１〜φ、を形成してシフトレジスタを動作させることも
可能である。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣ０ＤＥＣに内蔵さ
れる課金信号発生回路に適用した場合について説明した
が、この発明はそれに限定されるものでなく、シフトレ
ジスタを有する半導体集積回路一般に利用することがで
きる。
をその背景となった利用分野であるＣ０ＤＥＣに内蔵さ
れる課金信号発生回路に適用した場合について説明した
が、この発明はそれに限定されるものでなく、シフトレ
ジスタを有する半導体集積回路一般に利用することがで
きる。
［発明の効果］
氷原において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとありである
。
て得られる効果を簡単に説明すれば下記のとありである
。
すなわち、課金信号発生回路を内蔵したＣ０ＤＥＣ，に
おいて、簡単かつ小規模な回路構成でノイズによる誤動
作を生じさせるおそれのないランプ状の課金信号を発生
できるような信号発生回路を実現することができる。
おいて、簡単かつ小規模な回路構成でノイズによる誤動
作を生じさせるおそれのないランプ状の課金信号を発生
できるような信号発生回路を実現することができる。
第１図は本発明を課金信号発生回路に適用した場合の一
実施例を示す回路構成図、 第２図（Ａ）はハーフラッチ回路の構成例を示す回路図
、 第２図ＣＢ）はフルラッチ回路の構成例を示す回路図。 第３図は実施例の課金信号発生回路の動作タイミングを
示すタイムチャートである。 ２・・・・抵抗ラダー ３・・・・アップダウン切換回
路、５・・・・シフトレジスタ、１４・・・・パルス幅
制御回路。
実施例を示す回路構成図、 第２図（Ａ）はハーフラッチ回路の構成例を示す回路図
、 第２図ＣＢ）はフルラッチ回路の構成例を示す回路図。 第３図は実施例の課金信号発生回路の動作タイミングを
示すタイムチャートである。 ２・・・・抵抗ラダー ３・・・・アップダウン切換回
路、５・・・・シフトレジスタ、１４・・・・パルス幅
制御回路。
Claims (1)
- 【特許請求の範囲】 １、正弦波発生回路より発生された正弦波が一方の端子
に印加される抵抗ラダー回路と、この抵抗ラダー回路内
の各抵抗素子の接続ノードと出力ノードとの間に並列接
続されたスイッチ群と、これらのスイッチを順番にオン
・オフ制御する信号を発生するシフトレジスタとを備え
た信号発生回路において、ハーフラッチ回路を縦続接続
して上記シフトレジスタを構成し、各ハーフラッチ回路
をデイューティ比３分の１以下の小さなパルス幅を有す
る少なくとも３つの等位相のクロックでシフト動作させ
るようにしたことを特徴とする信号発生回路。 ２、上記シフトレジスタによって発生される上記スイッ
チ群を制御するための制御信号は互いにパルスが一部重
複するように形成されることを特徴とする請求項１記載
の信号発生回路。 ３、上記正弦波発生回路と上記抵抗ラダー回路との間に
は、正弦波が供給される端子を切換え可能な切換手段が
設けられていることを特徴とする請求項１または２記載
の信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7061989A JPH02250406A (ja) | 1989-03-24 | 1989-03-24 | 信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7061989A JPH02250406A (ja) | 1989-03-24 | 1989-03-24 | 信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02250406A true JPH02250406A (ja) | 1990-10-08 |
Family
ID=13436804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7061989A Pending JPH02250406A (ja) | 1989-03-24 | 1989-03-24 | 信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02250406A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009529755A (ja) * | 2006-03-16 | 2009-08-20 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリアレイ用のビット線電流発生器及び不揮発性メモリアレイ |
-
1989
- 1989-03-24 JP JP7061989A patent/JPH02250406A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009529755A (ja) * | 2006-03-16 | 2009-08-20 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリアレイ用のビット線電流発生器及び不揮発性メモリアレイ |
| US8077521B2 (en) | 2006-03-16 | 2011-12-13 | Freescale Semiconductor, Inc. | Bitline current generator for a non-volatile memory array and a non-volatile memory array |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7944316B2 (en) | Multi-phase oscillator | |
| JPH0511876A (ja) | デイジタル回路装置 | |
| WO2002031980A2 (en) | Cyclic phase signal generation from a single clock source using current phase interpolation | |
| JPH0219654B2 (ja) | ||
| JPS6367915A (ja) | クロツク発生器 | |
| US6087864A (en) | Digital frequency multiplier circuit including delay circuit | |
| KR20000017243A (ko) | 펄스폭 변조 파형 발생 회로 | |
| WO2006126733A1 (en) | Coupled ring oscillator and method for laying out the same | |
| JPS6347014B2 (ja) | ||
| US5202908A (en) | Shift register | |
| JPH02250406A (ja) | 信号発生回路 | |
| JP2678115B2 (ja) | タイマ回路 | |
| JP3272533B2 (ja) | マルチプレクサ回路およびデマルチプレクサ回路 | |
| JPH07107122A (ja) | デジタル信号伝送回路 | |
| JP3718932B2 (ja) | 中間位相クロック生成回路 | |
| JP2541244B2 (ja) | クロック発生回路 | |
| JPH02124627A (ja) | クロックドライバー回路 | |
| JP2844770B2 (ja) | シフトレジスタ回路 | |
| JPH03204222A (ja) | クロックドライバー回路 | |
| JP2923175B2 (ja) | クロック発生回路 | |
| JP2932813B2 (ja) | 出力ラッチ回路 | |
| JPS5997222A (ja) | クロツクパルス発生回路 | |
| JPH0429160B2 (ja) | ||
| JP4452063B2 (ja) | ダイナミック型分周器 | |
| JPS63258112A (ja) | 逓倍回路 |