JPH0219654B2 - - Google Patents
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- JPH0219654B2 JPH0219654B2 JP61267439A JP26743986A JPH0219654B2 JP H0219654 B2 JPH0219654 B2 JP H0219654B2 JP 61267439 A JP61267439 A JP 61267439A JP 26743986 A JP26743986 A JP 26743986A JP H0219654 B2 JPH0219654 B2 JP H0219654B2
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- JP
- Japan
- Prior art keywords
- current
- input
- output
- switch
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
〔産業上の利用分野〕
本発明は、直列デジタル・アナログ変換器
（DAC）に関するものである。 〔従来の技術〕 周知の直列DACの一例を第３図に示す。この
直列DACは、直列接続されたＤフリツプフロツ
プ（Ｄ−FF）１２，１４から成る直列入力・並
列出力シフトレジスタ１０を具えている。FF１
２のＤ，入力端には直列データが入力され、
FF１２のＱ，出力端はそれぞれFF１４のＤ，
Ｄ入力端に接続される。FF１２，１４のクロツ
ク入力端Ｃ，にはそれぞれ相補クロツク信号
CLK，が印加される。直列データがFF１２
のデータ入力端に入力され、クロツクパルスが
FF１２，１４のクロツク入力端に印加されると、
データは順次FF１２，１４のデータ出力端に現
われる。FF１２，１４の出力端は、それぞれ電
流スイツチ１６，１８に接続される。各電流スイ
ツチは、エミツタを共通接続された２個のNPN
型トランジスタから成る差動増幅器を有する。電
流スイツチ１６，１８は相互接続された出力端に
差動電流outを発生する。電流スイツチ１６，
１８には、それぞれ定電流源２０，２２が接続さ
れる。電流源２２の電流は電流源２０の電流の２
倍であり、それぞれ，/2で示す。 例えば、表の最上行に示されたような２進数
の列がFF１２に入力され、表の第２行の数値
１の発生毎にクロツク入力端にクロツクのトラン
ジシヨン（立上がり又は立下がり）が印加された
とすると、FF１２，１４のＱ出力は、クロツ
ク・トランジシヨンに応じて表の第３行、第４
行に示された状態となり、出力電流outは表
の第５行に示された値となる。
（DAC）に関するものである。 〔従来の技術〕 周知の直列DACの一例を第３図に示す。この
直列DACは、直列接続されたＤフリツプフロツ
プ（Ｄ−FF）１２，１４から成る直列入力・並
列出力シフトレジスタ１０を具えている。FF１
２のＤ，入力端には直列データが入力され、
FF１２のＱ，出力端はそれぞれFF１４のＤ，
Ｄ入力端に接続される。FF１２，１４のクロツ
ク入力端Ｃ，にはそれぞれ相補クロツク信号
CLK，が印加される。直列データがFF１２
のデータ入力端に入力され、クロツクパルスが
FF１２，１４のクロツク入力端に印加されると、
データは順次FF１２，１４のデータ出力端に現
われる。FF１２，１４の出力端は、それぞれ電
流スイツチ１６，１８に接続される。各電流スイ
ツチは、エミツタを共通接続された２個のNPN
型トランジスタから成る差動増幅器を有する。電
流スイツチ１６，１８は相互接続された出力端に
差動電流outを発生する。電流スイツチ１６，
１８には、それぞれ定電流源２０，２２が接続さ
れる。電流源２２の電流は電流源２０の電流の２
倍であり、それぞれ，/2で示す。 例えば、表の最上行に示されたような２進数
の列がFF１２に入力され、表の第２行の数値
１の発生毎にクロツク入力端にクロツクのトラン
ジシヨン（立上がり又は立下がり）が印加された
とすると、FF１２，１４のＱ出力は、クロツ
ク・トランジシヨンに応じて表の第３行、第４
行に示された状態となり、出力電流outは表
の第５行に示された値となる。
第３図のDACの欠点は、スイツチ１８がスイ
ツチ１６の２倍の電流を切換えなければならない
ので、スイツチ１６に比べ出力が落ち着くまでに
最大２倍の時間（セトリング時間）を要すること
である。（電流スイツチ１６，１８のセトリング
時間は、クロツク・トランジシヨンから出力電流
がその最終値の所定パーセンテージ内に入るまで
の時間として定義できる。）また、FF１２，１４
の出力駆動能力が等しいとすると、FF１４は、
大きい電流の切換による高容量負荷のためにその
入力信号の変化に応答するセトリング時間がFF
１２より長くなる。たとえ、電流スイツチがFF
より充分速くとも、FFの出力に比例した寄生電
流が生じる可能性がある。したがつて、FF１４
及び電流スイツチ１８から成るMSB（最上位ビツ
ト）段のセトリング時間は下位段のセトリング時
間より相当長く、このため、データがDACへ入
力され正しく変換される速度が制限される。 したがつて、本発明は、このような従来装置の
欠点を解消した高変換速度の直列DACを提供し
ようとするものである。 〔問題点を解決するための手段〕 本発明による直列DACは、相互接続されたデ
ータ入力端に直列２進データを受ける２個のシフ
トレジスタと、両シフトレジスタを交互にクロツ
ク駆動する手段とを有し、各シフトレジスタは、
そのデータ入力端に入力されるビツト列の周波数
（繰返し速度）のほぼ1/2の周波数でクロツク駆動
される。なお、１ビツトのシフトレジスタの場合
は、１個のフリツプ・フロツプで構成される。２
個の電流スイツチ（第１及び第２電流スイツチ）
がそれぞれ両シフトレジスタに対して設けられ、
各電流スイツチは、その対応するシフトレジスタ
のデータ出力が論理１であれば入力電流（入力端
に供給される電流）を２出力端のうち一方の出力
端に切換え、論理０であれば他方の出力端に切換
えるよう働く。これらの電流スイツチの入力端に
それぞれ電流源を接続して、等しい大きさの一定
電流を供給する。第１及び第２電流スイツチの入
力端にはまた、第３電流スイツチの２出力端がそ
れぞれ接続され、第３電流スイツチは、その入力
電流を、シフトレジスタのクロツク駆動周波数と
等しい周波数で２出力端間に交互に切換える働き
をする。第３電流スイツチへの入力電流として、
第１及び第２電流源の供給電流と等しい電流が第
３流源から供給され、この電流は第１電流源及び
第２電流源の供給電流と交互に加算される。 〔作用〕 動作を説明すると、例えば、デジタル・データ
ビツト列の第ｎビツトを受けて第１シフトレジス
タがクロツクに応じてこのビツトを取込むとき、
第２シフトレジスタの出力端の第（ｎ−１）ビツ
トは変化を受けない。第３電流スイツチは、その
クロツクに応じ第３電流源の電流を第１電流スイ
ツチから第２電流スイツチへ切換える。このと
き、それまで（MSB−１）電流を制御していた
第２電流スイツチは、MSB電流を制御するよう
になり、同様に、それまでMSB電流を制御して
いた第１電流スイツチは（MSB−１）電流を制
御するようになる。第（ｎ＋１）ビツトを受けた
とき、このビツトはクロツクに応じて第２シフト
レジスタの出力端に現われ、一方、第１シフトレ
ジスタは何ら変化を受けない。このとき、第３電
流スイツチは第３電流源からの電流を第１電流ス
イツチへ切換える。よつて、第１及び第２電流ス
イツチは、それぞれMSB及び（MSB−１）電流
を制御する。このように、２つのクロツクパルス
間にMSB電流を制御する電流スイツチは、直前
のクロツク期間には（MSB−１）電流を制御し
たものであり、その対応するシフトレジスタも同
様の状態にあつたものである。２つの連続したデ
ータビツトの間で、第１または第２電流スイツチ
が切換えるべき最大電流は、第１又は第２電流源
の供給電流に等しい。 〔実施例〕 第１図は、本発明による直列DACの実施例を
示す簡略回路図である。このDACは、それぞれ
Ｄ−FF３０，３２から成るインタリーブ（交互
に動作するよう配置）された２個のシフトレジス
タを有する。FF３０，３２のデータ入力端は、
DACの入力端３４に接続される。DACのクロツ
ク端３６は、クロツク手段である分周器３８に接
続される。分周器３８は、クロツク端３６に印加
されるクロツク信号周波数の半分の周波数の互い
に逆相のクロツク信号CLK/2及び２を出
力する。FF３０のＱ，出力端は、第１電流ス
イツチ４０に接続される。第１電流スイツチ４０
の入力端に、定電流源４２が接続される。同様
に、FF３２のＱ，出力端は電流スイツチ４４
に接続され、電流スイツチ４４の入力端に定電流
源４６が接続される。分周器３８の出力端は、
FF３０，３２のクロツク端に逆相関係に接続さ
れると共に第３電流スイツチ４８にも接続され
る。第３電流スイツチ４８の入力端に定電流源５
０が接続され、出力端は電流スイツチ４０，４４
の入力端に接続される。電流源４２，４６，５０
は等しい電流/2を供給する。FF３０のクロツ
ク端Ｃ，がそれぞれ１及び０状態にあるとき、
FF３２のクロツク端Ｃ，はそれぞれ０及び１
状態にあり、電流スイツチ４８は、電流源５０の
電流を電流スイツチ４４の入力端の方に振り向け
る。よつて、電流スイツチ４４は、電流スイツチ
４０が切換える電流の２倍の電流を切換えること
になる。クロツク端Ｃ，のレベルが反転する
と、電流スイツチ４８は電流源５０の電流を電流
スイツチ４０側へ切換える。したがつて、表の
最上行に示されたデータ列が第１図のDACの入
力端に入力されると、順次のクロツクパルスに従
つて表に示す状態となる。
ツチ１６の２倍の電流を切換えなければならない
ので、スイツチ１６に比べ出力が落ち着くまでに
最大２倍の時間（セトリング時間）を要すること
である。（電流スイツチ１６，１８のセトリング
時間は、クロツク・トランジシヨンから出力電流
がその最終値の所定パーセンテージ内に入るまで
の時間として定義できる。）また、FF１２，１４
の出力駆動能力が等しいとすると、FF１４は、
大きい電流の切換による高容量負荷のためにその
入力信号の変化に応答するセトリング時間がFF
１２より長くなる。たとえ、電流スイツチがFF
より充分速くとも、FFの出力に比例した寄生電
流が生じる可能性がある。したがつて、FF１４
及び電流スイツチ１８から成るMSB（最上位ビツ
ト）段のセトリング時間は下位段のセトリング時
間より相当長く、このため、データがDACへ入
力され正しく変換される速度が制限される。 したがつて、本発明は、このような従来装置の
欠点を解消した高変換速度の直列DACを提供し
ようとするものである。 〔問題点を解決するための手段〕 本発明による直列DACは、相互接続されたデ
ータ入力端に直列２進データを受ける２個のシフ
トレジスタと、両シフトレジスタを交互にクロツ
ク駆動する手段とを有し、各シフトレジスタは、
そのデータ入力端に入力されるビツト列の周波数
（繰返し速度）のほぼ1/2の周波数でクロツク駆動
される。なお、１ビツトのシフトレジスタの場合
は、１個のフリツプ・フロツプで構成される。２
個の電流スイツチ（第１及び第２電流スイツチ）
がそれぞれ両シフトレジスタに対して設けられ、
各電流スイツチは、その対応するシフトレジスタ
のデータ出力が論理１であれば入力電流（入力端
に供給される電流）を２出力端のうち一方の出力
端に切換え、論理０であれば他方の出力端に切換
えるよう働く。これらの電流スイツチの入力端に
それぞれ電流源を接続して、等しい大きさの一定
電流を供給する。第１及び第２電流スイツチの入
力端にはまた、第３電流スイツチの２出力端がそ
れぞれ接続され、第３電流スイツチは、その入力
電流を、シフトレジスタのクロツク駆動周波数と
等しい周波数で２出力端間に交互に切換える働き
をする。第３電流スイツチへの入力電流として、
第１及び第２電流源の供給電流と等しい電流が第
３流源から供給され、この電流は第１電流源及び
第２電流源の供給電流と交互に加算される。 〔作用〕 動作を説明すると、例えば、デジタル・データ
ビツト列の第ｎビツトを受けて第１シフトレジス
タがクロツクに応じてこのビツトを取込むとき、
第２シフトレジスタの出力端の第（ｎ−１）ビツ
トは変化を受けない。第３電流スイツチは、その
クロツクに応じ第３電流源の電流を第１電流スイ
ツチから第２電流スイツチへ切換える。このと
き、それまで（MSB−１）電流を制御していた
第２電流スイツチは、MSB電流を制御するよう
になり、同様に、それまでMSB電流を制御して
いた第１電流スイツチは（MSB−１）電流を制
御するようになる。第（ｎ＋１）ビツトを受けた
とき、このビツトはクロツクに応じて第２シフト
レジスタの出力端に現われ、一方、第１シフトレ
ジスタは何ら変化を受けない。このとき、第３電
流スイツチは第３電流源からの電流を第１電流ス
イツチへ切換える。よつて、第１及び第２電流ス
イツチは、それぞれMSB及び（MSB−１）電流
を制御する。このように、２つのクロツクパルス
間にMSB電流を制御する電流スイツチは、直前
のクロツク期間には（MSB−１）電流を制御し
たものであり、その対応するシフトレジスタも同
様の状態にあつたものである。２つの連続したデ
ータビツトの間で、第１または第２電流スイツチ
が切換えるべき最大電流は、第１又は第２電流源
の供給電流に等しい。 〔実施例〕 第１図は、本発明による直列DACの実施例を
示す簡略回路図である。このDACは、それぞれ
Ｄ−FF３０，３２から成るインタリーブ（交互
に動作するよう配置）された２個のシフトレジス
タを有する。FF３０，３２のデータ入力端は、
DACの入力端３４に接続される。DACのクロツ
ク端３６は、クロツク手段である分周器３８に接
続される。分周器３８は、クロツク端３６に印加
されるクロツク信号周波数の半分の周波数の互い
に逆相のクロツク信号CLK/2及び２を出
力する。FF３０のＱ，出力端は、第１電流ス
イツチ４０に接続される。第１電流スイツチ４０
の入力端に、定電流源４２が接続される。同様
に、FF３２のＱ，出力端は電流スイツチ４４
に接続され、電流スイツチ４４の入力端に定電流
源４６が接続される。分周器３８の出力端は、
FF３０，３２のクロツク端に逆相関係に接続さ
れると共に第３電流スイツチ４８にも接続され
る。第３電流スイツチ４８の入力端に定電流源５
０が接続され、出力端は電流スイツチ４０，４４
の入力端に接続される。電流源４２，４６，５０
は等しい電流/2を供給する。FF３０のクロツ
ク端Ｃ，がそれぞれ１及び０状態にあるとき、
FF３２のクロツク端Ｃ，はそれぞれ０及び１
状態にあり、電流スイツチ４８は、電流源５０の
電流を電流スイツチ４４の入力端の方に振り向け
る。よつて、電流スイツチ４４は、電流スイツチ
４０が切換える電流の２倍の電流を切換えること
になる。クロツク端Ｃ，のレベルが反転する
と、電流スイツチ４８は電流源５０の電流を電流
スイツチ４０側へ切換える。したがつて、表の
最上行に示されたデータ列が第１図のDACの入
力端に入力されると、順次のクロツクパルスに従
つて表に示す状態となる。
本発明の直列DACによれば、任意の電流スイ
ツチの制御する電流の最大変化量を従来のものに
比べ半減することができるので、電流スイツチの
セトリング時間が短縮され、変換速度の向上が図
れる。また、FFに対する負荷が軽減されるので、
FF寄生電流の発生も軽減することができる。
ツチの制御する電流の最大変化量を従来のものに
比べ半減することができるので、電流スイツチの
セトリング時間が短縮され、変換速度の向上が図
れる。また、FFに対する負荷が軽減されるので、
FF寄生電流の発生も軽減することができる。
第１図は本発明の第１実施例を示す簡略回路
図、第２図は本発明の第２実施例を示す詳細回路
図、第３図は従来のDACを示す簡略回路図であ
る。 ３０及び３２……第１及び第２シフトレジス
タ、３８……クロツク手段、４０，４４及び４８
……第１、第２及び第３電流スイツチ、４２，４
６及び５０……第１、第２及び第３定電流源。
図、第２図は本発明の第２実施例を示す詳細回路
図、第３図は従来のDACを示す簡略回路図であ
る。 ３０及び３２……第１及び第２シフトレジス
タ、３８……クロツク手段、４０，４４及び４８
……第１、第２及び第３電流スイツチ、４２，４
６及び５０……第１、第２及び第３定電流源。
Claims (1)
- 【特許請求の範囲】 １ 直列デジタル・ビツト入力を共通に受ける直
列入力・並列出力のＮビツト（Ｎは１以上の整
数）の第１及び第２シフトレジスタと、 上記直列デジタル・ビツト入力の繰返し速度の
半分の繰返し速度のクロツク信号の非反転信号及
び反転信号を上記第１及び第２シフトレジスタの
クロツク入力端にそれぞれ印加するクロツク手段
と、 それぞれ１入力端及び２出力端を有し、上記第
１シフトレジスタのＮ個の出力によりそれぞれ制
御され、上記入力端に供給される電流を上記２出
力端の一方又は他方へ選択的に切り換えるＮ個の
第１電流スイツチと、 それぞれ１入力端及び２出力端を有し、上記第
２シフトレジスタのＮ個の出力によりそれぞれ制
御されて、上記入力端に供給される電流を上記２
出力端の一方又は他方へ選択的に切り換えるＮ個
の第２電流スイツチと、 上記第１電流スイツチの各々の上記入力端にそ
れぞれ電流を常時供給するＮ個の第１定電流源
と、 上記第２電流スイツチの各々の上記入力端にそ
れぞれ電流を常時供給するＮ個の第２定電流源
と、 上記第１及び第２シフトレジスタのそれぞれ対
応するビツト出力により制御される上記第１及び
第２電流スイツチの上記入力端に、第３定電流源
の電流を上記クロツク信号に応じてそれぞれ交互
に切り換え接続するＮ個の第３電流スイツチとを
具え、 上記第１及び第２シフトレジスタのそれぞれ対
応するビツト出力により制御される上記第１及び
第２電流スイツチの一方の出力端からの電流を加
算して出力信号とすることを特徴とする直列デジ
タル・アナログ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/801,118 US4663610A (en) | 1985-11-22 | 1985-11-22 | Serial digital-to-analog converter |
| US801118 | 2001-03-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62130025A JPS62130025A (ja) | 1987-06-12 |
| JPH0219654B2 true JPH0219654B2 (ja) | 1990-05-02 |
Family
ID=25180235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61267439A Granted JPS62130025A (ja) | 1985-11-22 | 1986-11-10 | 直列デジタル・アナログ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4663610A (ja) |
| JP (1) | JPS62130025A (ja) |
| DE (1) | DE3637650A1 (ja) |
| NL (1) | NL8602577A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7051957B1 (en) | 2004-11-05 | 2006-05-30 | Visteon Global Technologies, Inc. | Low pressure fuel injector nozzle |
| US7104475B2 (en) | 2004-11-05 | 2006-09-12 | Visteon Global Technologies, Inc. | Low pressure fuel injector nozzle |
| US7124963B2 (en) | 2004-11-05 | 2006-10-24 | Visteon Global Technologies, Inc. | Low pressure fuel injector nozzle |
| US7137577B2 (en) | 2004-11-05 | 2006-11-21 | Visteon Global Technologies, Inc. | Low pressure fuel injector nozzle |
| US7168637B2 (en) | 2004-11-05 | 2007-01-30 | Visteon Global Technologies, Inc. | Low pressure fuel injector nozzle |
| US7198207B2 (en) | 2004-11-05 | 2007-04-03 | Visteon Global Technologies, Inc. | Low pressure fuel injector nozzle |
| US7438241B2 (en) | 2004-11-05 | 2008-10-21 | Visteon Global Technologies, Inc. | Low pressure fuel injector nozzle |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246928A (ja) * | 1987-04-02 | 1988-10-13 | Nippon Precision Saakitsutsu Kk | Ｄ／ａ変換装置 |
| JPH0199323A (ja) * | 1987-10-12 | 1989-04-18 | Nippon Columbia Co Ltd | デイジタルアナログ変換回路 |
| EP0442321B1 (de) * | 1990-02-14 | 1997-07-09 | Siemens Aktiengesellschaft | Analog-Digital-Umsetzer nach dem erweiterten Parallelverfahren |
| GB2258355A (en) * | 1991-07-29 | 1993-02-03 | Burr Brown Corp | Analog to digital converter |
| US5298902A (en) * | 1992-12-08 | 1994-03-29 | Tektronix, Inc. | Analog-to-digital converter employing multiple parallel switching capacitor circuits |
| US6369734B2 (en) * | 1998-02-10 | 2002-04-09 | Intel Corporation | Method and apparatus for increasing linearity and reducing noise coupling in a digital to analog converter |
| GB2363556B (en) * | 2000-05-12 | 2004-12-22 | Global Silicon Ltd | Digital audio processing |
| DE10031538C2 (de) * | 2000-06-28 | 2002-12-12 | Siemens Ag | Digital/Analog-Wandler |
| US6842132B2 (en) * | 2003-01-24 | 2005-01-11 | Analog Devices, Inc. | Constant switching for signal processing |
| ATE325467T1 (de) * | 2003-02-05 | 2006-06-15 | Cit Alcatel | Verfahren zur digital-analog-konvertierung und digital-analog-konverter |
| US6778116B1 (en) * | 2003-02-25 | 2004-08-17 | Northrop Grumman Corporation | Switching DAC pulse encoding circuit |
| US6812878B1 (en) * | 2003-04-30 | 2004-11-02 | Agilent Technologies, Inc. | Per-element resampling for a digital-to-analog converter |
| US7345609B2 (en) * | 2003-06-27 | 2008-03-18 | Nxp B.V. | Current steering d/a converter with reduced dynamic non-linearities |
| US7158062B2 (en) * | 2004-01-21 | 2007-01-02 | Raytheon Company | Clocked DAC current switch |
| DE102008050001B4 (de) * | 2008-09-30 | 2010-11-25 | Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik | Digital-Analog-Umsetzer |
| US9712182B1 (en) * | 2016-10-14 | 2017-07-18 | Rohde & Schwarz Gmbh & Co. Kg | Digital to analog conversion circuit and method |
-
1985
- 1985-11-22 US US06/801,118 patent/US4663610A/en not_active Expired - Fee Related
-
1986
- 1986-10-14 NL NL8602577A patent/NL8602577A/nl not_active Application Discontinuation
- 1986-11-05 DE DE19863637650 patent/DE3637650A1/de active Granted
- 1986-11-10 JP JP61267439A patent/JPS62130025A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7051957B1 (en) | 2004-11-05 | 2006-05-30 | Visteon Global Technologies, Inc. | Low pressure fuel injector nozzle |
| US7104475B2 (en) | 2004-11-05 | 2006-09-12 | Visteon Global Technologies, Inc. | Low pressure fuel injector nozzle |
| US7124963B2 (en) | 2004-11-05 | 2006-10-24 | Visteon Global Technologies, Inc. | Low pressure fuel injector nozzle |
| US7137577B2 (en) | 2004-11-05 | 2006-11-21 | Visteon Global Technologies, Inc. | Low pressure fuel injector nozzle |
| US7168637B2 (en) | 2004-11-05 | 2007-01-30 | Visteon Global Technologies, Inc. | Low pressure fuel injector nozzle |
| US7198207B2 (en) | 2004-11-05 | 2007-04-03 | Visteon Global Technologies, Inc. | Low pressure fuel injector nozzle |
| US7438241B2 (en) | 2004-11-05 | 2008-10-21 | Visteon Global Technologies, Inc. | Low pressure fuel injector nozzle |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62130025A (ja) | 1987-06-12 |
| NL8602577A (nl) | 1987-06-16 |
| DE3637650C2 (ja) | 1990-05-23 |
| US4663610A (en) | 1987-05-05 |
| DE3637650A1 (de) | 1987-05-27 |
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