JPH02250481A - スキャンコンバータ回路 - Google Patents
スキャンコンバータ回路Info
- Publication number
- JPH02250481A JPH02250481A JP1070514A JP7051489A JPH02250481A JP H02250481 A JPH02250481 A JP H02250481A JP 1070514 A JP1070514 A JP 1070514A JP 7051489 A JP7051489 A JP 7051489A JP H02250481 A JPH02250481 A JP H02250481A
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- Japan
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- line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル映像信号の水平周波数を２倍に変
換するためのスキャンコンバータ回路ニ係わり、特に平
均補間によって水平走査線数を２倍にしながら水平周波
数も２倍に変換するスキャンコンバータ回路に関する。
換するためのスキャンコンバータ回路ニ係わり、特に平
均補間によって水平走査線数を２倍にしながら水平周波
数も２倍に変換するスキャンコンバータ回路に関する。
第３図は、映像信号の水平周波数を２倍に変換し、水平
走査線数を補間データを用いて２倍にするために使用さ
れるスキャンコンバータ回路の従来の構成を表わしたも
のである。この図に示すように従来のスキャンコンバー
タ回路は、ディジタル映像信号入力端子１１から入力さ
れるディジタル映像信号１２が入力端子ＤＫ に供給さ
れる第１および第２の１ラインメモリ１３．１４を備え
ている。これらの第１および第２の１ラインメモリ１３
．１４のライト（書き込み）クロック入力端子ＷＣＫに
入力されるライトクロック１５は、リード（読み出し）
クロック発振器１６から出力されるリードクロック１７
を１／２分周器１８で分周して得られるようになってい
る。ここでリードクロック１７は、これらの第１および
第２の１ラインメモリ１３．１４のリードクロック入力
端子ＲＣＫに入力される他、Ｈカウンタ１９に供給され
、１水平走査期間のカウントが行われるようになってい
る。
走査線数を補間データを用いて２倍にするために使用さ
れるスキャンコンバータ回路の従来の構成を表わしたも
のである。この図に示すように従来のスキャンコンバー
タ回路は、ディジタル映像信号入力端子１１から入力さ
れるディジタル映像信号１２が入力端子ＤＫ に供給さ
れる第１および第２の１ラインメモリ１３．１４を備え
ている。これらの第１および第２の１ラインメモリ１３
．１４のライト（書き込み）クロック入力端子ＷＣＫに
入力されるライトクロック１５は、リード（読み出し）
クロック発振器１６から出力されるリードクロック１７
を１／２分周器１８で分周して得られるようになってい
る。ここでリードクロック１７は、これらの第１および
第２の１ラインメモリ１３．１４のリードクロック入力
端子ＲＣＫに入力される他、Ｈカウンタ１９に供給され
、１水平走査期間のカウントが行われるようになってい
る。
このスキャンコンバータ回路で、第１および第２の１ラ
インメモリ１３．１４に対するディジタル映像信号１２
の書き込みは、それぞれライトイネーブル端子ＷＥに供
給されるライトイネーブル信号２０，２１で制御される
。ここで、第１の１ラインメモリ１３のライトイネーブ
ル端子ＷＥに供給されるライトイネーブル信号２０は、
制御信号デコード回路２２から出力される１ライン周期
のＨＢＬＫ信号（水平帰線消去信号）２３をクロック入
力とするフリップフロップ２４の出力端子Ｑから得られ
る信号である。また、第２の１ラインメモリ１４のライ
トイネーブル端子ＷＥに供給されるライトイネーブル信
号２１は、ライトイネーブル信号２０と位相が１８０度
異ζ７た信号としてフリップフロップ２４の出力端子ｄ
から得られる信号である。
インメモリ１３．１４に対するディジタル映像信号１２
の書き込みは、それぞれライトイネーブル端子ＷＥに供
給されるライトイネーブル信号２０，２１で制御される
。ここで、第１の１ラインメモリ１３のライトイネーブ
ル端子ＷＥに供給されるライトイネーブル信号２０は、
制御信号デコード回路２２から出力される１ライン周期
のＨＢＬＫ信号（水平帰線消去信号）２３をクロック入
力とするフリップフロップ２４の出力端子Ｑから得られ
る信号である。また、第２の１ラインメモリ１４のライ
トイネーブル端子ＷＥに供給されるライトイネーブル信
号２１は、ライトイネーブル信号２０と位相が１８０度
異ζ７た信号としてフリップフロップ２４の出力端子ｄ
から得られる信号である。
このため、ＨＢＬＫ信号２３が第４図りで示すように１
ライン周期で発生すると、第１の１ラインメモリ１３に
は第４図ａに示すように第２ライン目、第４ライン目、
第６ライン目というようにディジタル映像信号１２のう
ちの偶数ライン目の信号が書き込まれる。また、第２の
１ラインメモリ１４には第４図すに示すように第３ライ
ン目、第５ライン目というようにディジタル映像信号１
２のうちの奇数ライン目の信号が書き込まれる。
ライン周期で発生すると、第１の１ラインメモリ１３に
は第４図ａに示すように第２ライン目、第４ライン目、
第６ライン目というようにディジタル映像信号１２のう
ちの偶数ライン目の信号が書き込まれる。また、第２の
１ラインメモリ１４には第４図すに示すように第３ライ
ン目、第５ライン目というようにディジタル映像信号１
２のうちの奇数ライン目の信号が書き込まれる。
なお、この第４図で■等の先付数字は、後に示す第２図
と同様にラインの番号を示している。
と同様にラインの番号を示している。
Ｈカウンタ１９は、前記したようにリードクロック１７
をカウントし、そのカウンタ出力を制御信号デコード回
路２２に供給している。制御信号デコード回路２２は、
このカウンタ出力をデコードして、第４図りに示すＨＢ
ＬＫ信号２３と同図ｉに示す２ＨＢＬＫ信号２５を出力
する。このうちＨＢＬＫ信号２３は、第１および第２の
１ラインメモリ１３．１４のライトクリア端子ＷＣＬに
入力され、それぞれ１ライン周期でライトアドレスを“
０″にする。これらの１ラインメモリ１３．１４では、
ライトクロック入力端子ＷＣＫに入力されるライトクロ
ック１５によって自動的に内部のライトアドレスをイン
クリメントしていく。
をカウントし、そのカウンタ出力を制御信号デコード回
路２２に供給している。制御信号デコード回路２２は、
このカウンタ出力をデコードして、第４図りに示すＨＢ
ＬＫ信号２３と同図ｉに示す２ＨＢＬＫ信号２５を出力
する。このうちＨＢＬＫ信号２３は、第１および第２の
１ラインメモリ１３．１４のライトクリア端子ＷＣＬに
入力され、それぞれ１ライン周期でライトアドレスを“
０″にする。これらの１ラインメモリ１３．１４では、
ライトクロック入力端子ＷＣＫに入力されるライトクロ
ック１５によって自動的に内部のライトアドレスをイン
クリメントしていく。
２ＨＢＬＫ信号２５はＨＢＬＫ信号２３の１／２の周期
の信号であり、第１および第２の１ラインメモリ１３．
１４のリードクリア端子ＲＣＬに入力され、１／２ライ
ン周期でリードアドレスを“０”にする。このような制
御の結果として、第１の１ラインメモリ１３の出力端子
り。からは第４図Ｃに示したような映像データ２７が出
力され、第２の１ラインメモリ１４の出力端子り。から
は第４図ｄに示したような映像データ２８が出力される
。
の信号であり、第１および第２の１ラインメモリ１３．
１４のリードクリア端子ＲＣＬに入力され、１／２ライ
ン周期でリードアドレスを“０”にする。このような制
御の結果として、第１の１ラインメモリ１３の出力端子
り。からは第４図Ｃに示したような映像データ２７が出
力され、第２の１ラインメモリ１４の出力端子り。から
は第４図ｄに示したような映像データ２８が出力される
。
これら読み出された２種類の映像データ２７．２８は、
加算器２９に入力されて加算される他、セレクタ３１の
対応する入力端子Ｃ０１ｃ２に供給される。加算器２９
の加算結果３２は、第４図ｅに示したように２ライン分
のデータが加算されたものとなる。加算結果３２は、最
下位ビット（ＬＳＢ）を除くことで１／２にされ、セレ
クタ３１の残りの入力端子Ｃ１、Ｃ３に入力される。
加算器２９に入力されて加算される他、セレクタ３１の
対応する入力端子Ｃ０１ｃ２に供給される。加算器２９
の加算結果３２は、第４図ｅに示したように２ライン分
のデータが加算されたものとなる。加算結果３２は、最
下位ビット（ＬＳＢ）を除くことで１／２にされ、セレ
クタ３１の残りの入力端子Ｃ１、Ｃ３に入力される。
このセレクタ３１には、４進カウンタ３５から“Ｏ”〜
“３”の計数値３４を順次繰り返して出力する４進カウ
ンタ出力３６が入力されるようになっている。この結果
、第４図ｇに示したようにセレクタ３１の出力端子Ｙか
らディジタル映像信号出力端子３７には、実ラインと補
間ラインが交互に切り換わり、１／２ライン周期で出力
されるディジタル映像信号出力３８が得られる。なお４
進カウンタ３５は、２ＨＢＬＫ信号２５をクロッり入力
してカウント値をカウントアツプする構成となっている
。
“３”の計数値３４を順次繰り返して出力する４進カウ
ンタ出力３６が入力されるようになっている。この結果
、第４図ｇに示したようにセレクタ３１の出力端子Ｙか
らディジタル映像信号出力端子３７には、実ラインと補
間ラインが交互に切り換わり、１／２ライン周期で出力
されるディジタル映像信号出力３８が得られる。なお４
進カウンタ３５は、２ＨＢＬＫ信号２５をクロッり入力
してカウント値をカウントアツプする構成となっている
。
フリップフロップ２４とＨカウンタ１９には、■リセッ
ト信号入力端子３９からＶリセット信号４１が入力され
るようになっており、垂直方向の１周期に１回だけリセ
ットされ、位相の調整が行われるようになっている。
ト信号入力端子３９からＶリセット信号４１が入力され
るようになっており、垂直方向の１周期に１回だけリセ
ットされ、位相の調整が行われるようになっている。
以上説明したように、従来のスキャンコンバータ回路で
は、第１および第２の１ラインメモリ１３．１４のライ
トイネーブル端子ＷＥに供給するライトイネーブル信号
２０．２１を作成するためにフリップフロップ２４を必
要とし、またセレクタ３１を制御するために４進カウン
タ３５を必要とした。そして、このためにこれらの回路
の位相を調整するためのＶリセット信号４１が必要とな
った。この結果、スキャンコンバータ回路の規模が大き
くなり、その制御も複雑になるという問題があった。
は、第１および第２の１ラインメモリ１３．１４のライ
トイネーブル端子ＷＥに供給するライトイネーブル信号
２０．２１を作成するためにフリップフロップ２４を必
要とし、またセレクタ３１を制御するために４進カウン
タ３５を必要とした。そして、このためにこれらの回路
の位相を調整するためのＶリセット信号４１が必要とな
った。この結果、スキャンコンバータ回路の規模が大き
くなり、その制御も複雑になるという問題があった。
そこで本発明の目的は、回路規模を小さくし、また回路
の制御の簡素化を図ることができるスキャンコンバータ
回路を提供することにある。
の制御の簡素化を図ることができるスキャンコンバータ
回路を提供することにある。
本発明では、（ｉ）映像信号データを１／２水平走査期
間遅延させる第１の１ラインメモリと、（ｉｉ ）前記
した映像信号データを書き込む第２の１ラインメモリと
、（ｉｉｉ）第１の１ラインメモリの出力を書き込む第
３の１ラインメモリと、（ｉｖ）第２および第３の１ラ
インメモリから読み出されたリードデータを加算する加
算器と、（Ｖ）第２および第３の１ラインメモリの読み
出しのためのリードクロックを発生するリードクロック
発振器と、（ｖｉ）このリードクロックを１／２に分周
する１／２分周器と、（ｖｉｉ） リードクロックを
入力して１水平走査期間をカウントするＨカウンタと、
（ｖｉ）このＨカウンタの出力をデコードし第２および
第３の１ラインメモリの制御信号とする制御信号デコー
ド回路とをスキャンコンバータ回路に具備させる。
間遅延させる第１の１ラインメモリと、（ｉｉ ）前記
した映像信号データを書き込む第２の１ラインメモリと
、（ｉｉｉ）第１の１ラインメモリの出力を書き込む第
３の１ラインメモリと、（ｉｖ）第２および第３の１ラ
インメモリから読み出されたリードデータを加算する加
算器と、（Ｖ）第２および第３の１ラインメモリの読み
出しのためのリードクロックを発生するリードクロック
発振器と、（ｖｉ）このリードクロックを１／２に分周
する１／２分周器と、（ｖｉｉ） リードクロックを
入力して１水平走査期間をカウントするＨカウンタと、
（ｖｉ）このＨカウンタの出力をデコードし第２および
第３の１ラインメモリの制御信号とする制御信号デコー
ド回路とをスキャンコンバータ回路に具備させる。
そして、２つの１ラインメモリの一方に１／２水平走査
期間だけ遅延したデータを与えることで、スキャンコン
バータ回路の制御を簡単にし、上述した目的を達成する
。
期間だけ遅延したデータを与えることで、スキャンコン
バータ回路の制御を簡単にし、上述した目的を達成する
。
以下、実施例につき本発明の詳細な説明する。
第１図は本発明の一実施例におけるスキャンコンバータ
回路を表わしたものである。この回路のディジタル映像
信号入力端子１１から入力されるディジタル映像信号１
２は、第１および第２の１ラインメモ１Ｊ５Ｌ５２の入
力端子り、に供給されるようになっている。第１の１ラ
インメモリ５１には直列に第３の１ラインメモリ５３が
配置されており、その出力端子り。から出力されるリー
ドデータ５４は第２の１ラインメモリ５２の出力端子り
。から出力されるリードデータ５５と共に加算器５６に
入力され、加算されるようになっている。加算器５６の
出力端子に接続されたディジタル映像信号出力端子５７
からは、加算後のディジタル映像信号５８が出力される
ようになっている。
回路を表わしたものである。この回路のディジタル映像
信号入力端子１１から入力されるディジタル映像信号１
２は、第１および第２の１ラインメモ１Ｊ５Ｌ５２の入
力端子り、に供給されるようになっている。第１の１ラ
インメモリ５１には直列に第３の１ラインメモリ５３が
配置されており、その出力端子り。から出力されるリー
ドデータ５４は第２の１ラインメモリ５２の出力端子り
。から出力されるリードデータ５５と共に加算器５６に
入力され、加算されるようになっている。加算器５６の
出力端子に接続されたディジタル映像信号出力端子５７
からは、加算後のディジタル映像信号５８が出力される
ようになっている。
このスキャンコンバータ回路では、リードクロック発振
器１６から出力されるリードクロック１７を１／２分周
器１８に入力して分周し、これによって得られたライト
クロック１５を第１〜第３の１ラインメモリ５１〜５３
のライトククック入力端子ＷＣＫに入力する他、第１の
１ラインメモＵ ５１のリードクロック入力端子ＲＣＫ
に入力する。リードクロック１７はＨカウンタ１９に入
力されてカウントされ、そのカウント値が制御信号デコ
ード回路６１によってデコードされるようになっている
。制御信号デコード回路６１の出力端子ＨＢＬＫから出
力されるＨＢＬＫ信号２３は、第１および第２の１ライ
ンメモリ５１．５２のライトクリア端子ＷＣＬに入力さ
れ、それぞれ１ライン周期でライトアドレスを１０”に
する。マタ、制御信号デコード回路６１の出力端子２Ｈ
ＢＬＫから出力される２ＨＢＬＫ信号２５はＨＢＬＫ信
号２３の１／２の周期の信号であり、第２および第３の
１ラインメモリ５２．５３のリードクリア端子ＲＣＬに
入力され、１／２ライン周期でＩＪ−ドアドレスを０”
にする。
器１６から出力されるリードクロック１７を１／２分周
器１８に入力して分周し、これによって得られたライト
クロック１５を第１〜第３の１ラインメモリ５１〜５３
のライトククック入力端子ＷＣＫに入力する他、第１の
１ラインメモＵ ５１のリードクロック入力端子ＲＣＫ
に入力する。リードクロック１７はＨカウンタ１９に入
力されてカウントされ、そのカウント値が制御信号デコ
ード回路６１によってデコードされるようになっている
。制御信号デコード回路６１の出力端子ＨＢＬＫから出
力されるＨＢＬＫ信号２３は、第１および第２の１ライ
ンメモリ５１．５２のライトクリア端子ＷＣＬに入力さ
れ、それぞれ１ライン周期でライトアドレスを１０”に
する。マタ、制御信号デコード回路６１の出力端子２Ｈ
ＢＬＫから出力される２ＨＢＬＫ信号２５はＨＢＬＫ信
号２３の１／２の周期の信号であり、第２および第３の
１ラインメモリ５２．５３のリードクリア端子ＲＣＬに
入力され、１／２ライン周期でＩＪ−ドアドレスを０”
にする。
制御信号デコード回路６１には、出力端子ＤＨＢＬＫが
設けられている。ここから出力されるＤＨＢＬＫ信号６
２は、ＨＢＬＫ信号２３と１／２Ｈ（水平走査期間）周
期の位相差をもった信号であり、第１の１ラインメモリ
５１のリードクリア端子ＲＣＬと第３の１ラインメモリ
５３のライトクリア端子ＷＣＬに入力されるようになっ
ている。
設けられている。ここから出力されるＤＨＢＬＫ信号６
２は、ＨＢＬＫ信号２３と１／２Ｈ（水平走査期間）周
期の位相差をもった信号であり、第１の１ラインメモリ
５１のリードクリア端子ＲＣＬと第３の１ラインメモリ
５３のライトクリア端子ＷＣＬに入力されるようになっ
ている。
第２図と共に、以上のような構成のスキャンコンバータ
回路の動作を説明する。
回路の動作を説明する。
第１の１ラインメモリ５１には、第２図ｆに示したＨＢ
ＬＫ信号２３と１／２Ｈ周期の位相差をもったＤＨＢＬ
Ｋ信号６２（第２図ｇ）がそのリードクリア端子ＲＣＬ
に供給される。このため、第１の１ラインメモリ５１に
入力されたディジタル映像信号１２は、１／２Ｈ周期だ
け遅延してその出力端子Ｄ０ から出力され、第３の１
ラインメモリ５３のライトデータ（第２図ｂ）となる。
ＬＫ信号２３と１／２Ｈ周期の位相差をもったＤＨＢＬ
Ｋ信号６２（第２図ｇ）がそのリードクリア端子ＲＣＬ
に供給される。このため、第１の１ラインメモリ５１に
入力されたディジタル映像信号１２は、１／２Ｈ周期だ
け遅延してその出力端子Ｄ０ から出力され、第３の１
ラインメモリ５３のライトデータ（第２図ｂ）となる。
すなわち第１の１ラインメモリ５１は１／２Ｈ遅延回路
となっており、第２図ａに示した第１および第２の１ラ
インメモリ５１．５２に対して第３の１ラインメモリ５
３には１／２Ｈ周期遅延したデータが書き込まれる。
となっており、第２図ａに示した第１および第２の１ラ
インメモリ５１．５２に対して第３の１ラインメモリ５
３には１／２Ｈ周期遅延したデータが書き込まれる。
この結果、第２の１ラインメモリ５２のリードデータ５
５は第２図ｄのように、また第３の１ラインメモリ５３
のリードデータ５４は第２図Ｃのようになる。加算器５
６は、これらのり−ドデータ５４．５５を加算する（第
２図ｅ）。この加算器出力は、ＬＳＢを除いて１／２に
され、ディジタル映像信号５８として次段に出力される
。加算器出力は、第４図ｅから分かるようにライト側の
水平周波数の２倍に変換されている。
５は第２図ｄのように、また第３の１ラインメモリ５３
のリードデータ５４は第２図Ｃのようになる。加算器５
６は、これらのり−ドデータ５４．５５を加算する（第
２図ｅ）。この加算器出力は、ＬＳＢを除いて１／２に
され、ディジタル映像信号５８として次段に出力される
。加算器出力は、第４図ｅから分かるようにライト側の
水平周波数の２倍に変換されている。
以上説明したように、本発明によれば従来の回路で必要
とされたフリップフロップおよび４進カウンタ３５を不
要としたので、回路規模が小さくなり、また回路の制御
が簡単になり、回路の信頼性を向上させることができる
。
とされたフリップフロップおよび４進カウンタ３５を不
要としたので、回路規模が小さくなり、また回路の制御
が簡単になり、回路の信頼性を向上させることができる
。
第１図および第２図は本発明の一実施例を説明するため
のもので、このうち第１図はスキャンコンバータ回路の
回路構成を示すブロック図、第２図はこの回路の各部の
タイミングを示すタイミング図、第３図は従来用いられ
たスキャンコンバータ回路の回路構成を示すブロック図
、第４図はこの回路の各部のタイミングを示すタイミン
グ図である。 １２．５８・・・・・・ディジタル映像信号、１６・・
・・・・リードクロック発振器、１８・・・・・・１／
２分周器、１９・・・・・・Ｈカウンタ、５１・・・・
・・第１の１ラインメモリ、５２・・・・・・第２の１
ラインメモリ、５３・・・・・・第３の１ラインメモリ
、５６・・・・・・加算器、 ６１・・・・・・制御信号デコード回路。
のもので、このうち第１図はスキャンコンバータ回路の
回路構成を示すブロック図、第２図はこの回路の各部の
タイミングを示すタイミング図、第３図は従来用いられ
たスキャンコンバータ回路の回路構成を示すブロック図
、第４図はこの回路の各部のタイミングを示すタイミン
グ図である。 １２．５８・・・・・・ディジタル映像信号、１６・・
・・・・リードクロック発振器、１８・・・・・・１／
２分周器、１９・・・・・・Ｈカウンタ、５１・・・・
・・第１の１ラインメモリ、５２・・・・・・第２の１
ラインメモリ、５３・・・・・・第３の１ラインメモリ
、５６・・・・・・加算器、 ６１・・・・・・制御信号デコード回路。
Claims (1)
- 【特許請求の範囲】 映像信号データを／２水平走査期間遅延させる第１の１
ラインメモリと、 前記映像信号データを書き込む第２の１ラインメモリと
、 前記第１の１ラインメモリの出力を書き込む第３の１ラ
インメモリと、 前記第２および第３の１ラインメモリから読み出された
リードデータを加算する加算器と、前記第２および第３
の１ラインメモリの読み出しのためのリードクロックを
発生するリードクロック発振器と、 このリードクロックを１／２に分周する１／２分周器と
、 前記リードクロックを入力して１水平走査期間をカウン
トするＨカウンタと、 このＨカウンタの出力をデコードし前記第２および第３
の１ラインメモリの制御信号とする制御信号デコード回
路 とを具備し、加算器の出力を用いて水平走査線数を補間
データで２倍にした映像信号出力を得ることを特徴とす
るスキャンコンバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1070514A JP2652960B2 (ja) | 1989-03-24 | 1989-03-24 | スキャンコンバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1070514A JP2652960B2 (ja) | 1989-03-24 | 1989-03-24 | スキャンコンバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02250481A true JPH02250481A (ja) | 1990-10-08 |
| JP2652960B2 JP2652960B2 (ja) | 1997-09-10 |
Family
ID=13433717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1070514A Expired - Fee Related JP2652960B2 (ja) | 1989-03-24 | 1989-03-24 | スキャンコンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2652960B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153683A (ja) * | 1984-01-24 | 1985-08-13 | Matsushita Electric Ind Co Ltd | テレビジヨン受像機 |
| JPS6289880U (ja) * | 1985-11-25 | 1987-06-09 | ||
| JPS63228889A (ja) * | 1987-03-18 | 1988-09-22 | Clarion Co Ltd | 映像信号処理回路 |
-
1989
- 1989-03-24 JP JP1070514A patent/JP2652960B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153683A (ja) * | 1984-01-24 | 1985-08-13 | Matsushita Electric Ind Co Ltd | テレビジヨン受像機 |
| JPS6289880U (ja) * | 1985-11-25 | 1987-06-09 | ||
| JPS63228889A (ja) * | 1987-03-18 | 1988-09-22 | Clarion Co Ltd | 映像信号処理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2652960B2 (ja) | 1997-09-10 |
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