JPH02250505A - エンコーダの信号処理装置 - Google Patents
エンコーダの信号処理装置Info
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- JPH02250505A JPH02250505A JP1072442A JP7244289A JPH02250505A JP H02250505 A JPH02250505 A JP H02250505A JP 1072442 A JP1072442 A JP 1072442A JP 7244289 A JP7244289 A JP 7244289A JP H02250505 A JPH02250505 A JP H02250505A
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- Japan
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- signal
- sine wave
- rectangular wave
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- signals
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- Transmission And Conversion Of Sensor Element Output (AREA)
- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、エンコーダの信号処理装置に関し、特に高波
形精度の正弦波信号が得られる信号処理装置に関するも
のである。
形精度の正弦波信号が得られる信号処理装置に関するも
のである。
従来の技術
一般にエンコーダにおいては、その検出器から互いに９
０°位相の異なった疑似正弦波信号を出力するように構
成されており、この疑似正弦波信号を用いて一般に位置
検出を行い、また例えばＰＬ Ｌ （Ｐ ｈａｓｅＬ
ｏｃｋｅｄ Ｌ ｏｏｐ ）制御等の同期制御に利用し
ている。
０°位相の異なった疑似正弦波信号を出力するように構
成されており、この疑似正弦波信号を用いて一般に位置
検出を行い、また例えばＰＬ Ｌ （Ｐ ｈａｓｅＬ
ｏｃｋｅｄ Ｌ ｏｏｐ ）制御等の同期制御に利用し
ている。
発明が解決しようとする課題
ところが、検出器から出力される疑似正弦波信号は運営
歪率が大きいために、高分解能のエンコーダを用いても
高速応答で高波形精度の正弦波出力のエンコーダを得る
ことは困難であるという問題があった。
歪率が大きいために、高分解能のエンコーダを用いても
高速応答で高波形精度の正弦波出力のエンコーダを得る
ことは困難であるという問題があった。
また、上記ｐＬｔ、ＩＩＩ？Ｉに適用した場合には、低
分解能のエンコーダを用いた場合には上記のように検出
信号の歪率が大きいために精度の良い制御を行うことが
できず、高分解能のエンコーダ′を用いると高速応答性
のある信号処理回路が必要になり、非常に高価となって
実用化できないという問題があった。
分解能のエンコーダを用いた場合には上記のように検出
信号の歪率が大きいために精度の良い制御を行うことが
できず、高分解能のエンコーダ′を用いると高速応答性
のある信号処理回路が必要になり、非常に高価となって
実用化できないという問題があった。
そこで、歪率の少ない正弦波信号を得る方法として、コ
ード板とマスクのスリットの相対位置を所望のモアレ縞
が形成されるように高精度に調整することが考えられる
が、実際にはその調整は非常に難しいという問題があり
、また検出器の数を多くして検出信号を平滑化すること
も考えられるが、検出器の数が多くなると構成及び調整
が格段に履雑となり、実用化が困難であるという問題が
ある。
ード板とマスクのスリットの相対位置を所望のモアレ縞
が形成されるように高精度に調整することが考えられる
が、実際にはその調整は非常に難しいという問題があり
、また検出器の数を多くして検出信号を平滑化すること
も考えられるが、検出器の数が多くなると構成及び調整
が格段に履雑となり、実用化が困難であるという問題が
ある。
本発明は上記従来の問題点に鑑み、高速応答で高波形精
度の正弦波出力を得ることができるエンコーダの信号処
理装置及び高分解能のエンコーダを用いて低分解能でか
つ高い波形精度の正弦波信号が得られるエンコーダの信
号処理装置を提供することを目的とする。
度の正弦波出力を得ることができるエンコーダの信号処
理装置及び高分解能のエンコーダを用いて低分解能でか
つ高い波形精度の正弦波信号が得られるエンコーダの信
号処理装置を提供することを目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、各アドレスに規則
的に順次正弦波データを記憶させたＲＯＭと、エンコー
ダの検出器から出力された互いに９０°位相の異なった
検出信号に基づいてアドレスデータを形成する手段と、
アドレスデータに基づいて前記ＲＯＭから正弦波データ
を読み出して互いに９０°位相の異なった正弦波信号を
出力する手段とを備え、前記アドレスデータを形成する
手段は、検出信号を矩形波信号に変換する手段と、その
矩形波信号が入力されるアップダウンカウンタと、検出
信号を２の乗数倍づつ逓倍した矩形波信号を出力する複
数段の逓倍手段とを備えていることを特徴とする。
的に順次正弦波データを記憶させたＲＯＭと、エンコー
ダの検出器から出力された互いに９０°位相の異なった
検出信号に基づいてアドレスデータを形成する手段と、
アドレスデータに基づいて前記ＲＯＭから正弦波データ
を読み出して互いに９０°位相の異なった正弦波信号を
出力する手段とを備え、前記アドレスデータを形成する
手段は、検出信号を矩形波信号に変換する手段と、その
矩形波信号が入力されるアップダウンカウンタと、検出
信号を２の乗数倍づつ逓倍した矩形波信号を出力する複
数段の逓倍手段とを備えていることを特徴とする。
前記複数段の逓倍手段は、互いに９０°位相の異なった
信号から１８０°の位相範囲内で最大逓倍率に対応した
数の互いに等しい位相間隔の複数の矩形波信号を形成す
る手段と、これらの矩形波信号又は前段の排他的論理和
ゲート群から出力された信号の内互いに９０°位相の異
なった信号を入力される複数段の排他的論理和ゲート群
とから成る逓倍回路にて構成できる。
信号から１８０°の位相範囲内で最大逓倍率に対応した
数の互いに等しい位相間隔の複数の矩形波信号を形成す
る手段と、これらの矩形波信号又は前段の排他的論理和
ゲート群から出力された信号の内互いに９０°位相の異
なった信号を入力される複数段の排他的論理和ゲート群
とから成る逓倍回路にて構成できる。
又、前記アドレスデータを形成する手段を、検出信号を
矩形波信号に変換する手段と、その矩形波信号が入力さ
れるアップダウンカウンタとから構成してもよい。
矩形波信号に変換する手段と、その矩形波信号が入力さ
れるアップダウンカウンタとから構成してもよい。
作 用
本発明によると、検出器からの検出信号に基づいてアッ
プダウンカウンタによりインクリメンタルなアドレスデ
ータを得るとともに、検出信号を複数段の逓倍手段によ
り複数段に逓倍することにより下位のアドレスデータを
アブソリュートなデータとして得、これらのアドレスデ
ータに基づいてＲＯＭに記憶された正弦波データを読み
出すことにより、高速応答性をもって高い波形精度の正
弦波信号を得ることができる。
プダウンカウンタによりインクリメンタルなアドレスデ
ータを得るとともに、検出信号を複数段の逓倍手段によ
り複数段に逓倍することにより下位のアドレスデータを
アブソリュートなデータとして得、これらのアドレスデ
ータに基づいてＲＯＭに記憶された正弦波データを読み
出すことにより、高速応答性をもって高い波形精度の正
弦波信号を得ることができる。
また、複数段の逓倍手段を各段毎に逓倍回路を設けるの
でなく、排他的論理和ゲートを用いた単一の逓倍回路に
て構成すると、処理回路を簡略化することができる。
でなく、排他的論理和ゲートを用いた単一の逓倍回路に
て構成すると、処理回路を簡略化することができる。
又、検出器からの検出信号に基づいてアップダウンカウ
ンタによりアドレスデータを得てＲＯＭに記憶された正
弦波信号を読み出すことにより、高分解能のエンコーダ
を用いて低分解能でかつ高精度の正弦波信号が得られ、
ＰＬＬ制御等に用いると、低速の処理回路にて高精度の
制御が可能となる。
ンタによりアドレスデータを得てＲＯＭに記憶された正
弦波信号を読み出すことにより、高分解能のエンコーダ
を用いて低分解能でかつ高精度の正弦波信号が得られ、
ＰＬＬ制御等に用いると、低速の処理回路にて高精度の
制御が可能となる。
実施例
以下、本発明の一実施例を第１図及び第８図に基づいて
説明する。
説明する。
まず、第８図によりエンコーダの概略構成を説明すると
、１１はレーザダイオードで、その発光面より出た光は
コリメークレンズ１２で平行光束とされ、可干渉性を有
する平行光束にされてコード板１３に照射される。コー
ド板１３の外周部には、例えば３２４００本のスリット
１６が周期的に形成されており、前記照射光はこのスリ
ット１６を透過してマスク１４を照射する。マスク１４
には、前記スリット１６に対向する位置に、スリット１
６に対して傾斜した複数のスリット１７が形成されてお
り、このスリット１７を透過した照射光は、光検出器５
を照射する。光検出器１５には、スリット１７の長手方
向に複数の光検出素子１８が配置され、それぞれ受光量
に応した検出信号を出力する。また、各光検出素子１８
は、スリット１６とマスク１４のスリット７を透過した
光によってスリット７の長手方向に形成されるモアレ縞
をＯｏと９０°の位相で検出するように配置され、これ
ら光検出素子１８からＯｏと９０’の位相の疑似２相正
弦波から成る検出信号が出力され、これらの検出信号が
第１図の信号処理装置１に入力される。
、１１はレーザダイオードで、その発光面より出た光は
コリメークレンズ１２で平行光束とされ、可干渉性を有
する平行光束にされてコード板１３に照射される。コー
ド板１３の外周部には、例えば３２４００本のスリット
１６が周期的に形成されており、前記照射光はこのスリ
ット１６を透過してマスク１４を照射する。マスク１４
には、前記スリット１６に対向する位置に、スリット１
６に対して傾斜した複数のスリット１７が形成されてお
り、このスリット１７を透過した照射光は、光検出器５
を照射する。光検出器１５には、スリット１７の長手方
向に複数の光検出素子１８が配置され、それぞれ受光量
に応した検出信号を出力する。また、各光検出素子１８
は、スリット１６とマスク１４のスリット７を透過した
光によってスリット７の長手方向に形成されるモアレ縞
をＯｏと９０°の位相で検出するように配置され、これ
ら光検出素子１８からＯｏと９０’の位相の疑似２相正
弦波から成る検出信号が出力され、これらの検出信号が
第１図の信号処理装置１に入力される。
第１図において、疑似２相正弦波の検出信号は整形回路
２と、２倍、４倍及び８倍の逓倍回路３ａ、３ｂ、３ｃ
にそれぞれ入力されている。整形回路２にて矩形波信号
とされた検出信号は、アンプダウンカウンタ４に入力さ
れ、その出力信号は３次からｎ次までの上位のインクリ
メンタルなアドレスデータとされる。一方、各逓倍回路
３ａ〜３ｃから出力される矩形波信号は、８倍逓倍回路
３ｃの出力信号が０次の、４倍逓倍回路３ｂの出力信号
が１次の、２倍逓倍回路３ｃの出力が２次の、それぞれ
アブソリュートなアドレスデータとされる。こうして、
これらインクリメンタルなアドレスデータとアブソリュ
ートなアドレスデータを結合することによって０次から
ｎ次のアドレスデータ５が得られる。６は、各アドレス
に規則的に順次正弦波データを記憶させたＲＯＭであり
、ＲＯＭ読み出し手段７にて出力されたアドレスデータ
に基づいて正弦波データが読み出され、そのデータがＤ
／Ａ変換器８にてアナログ値に変換されることによって
高波形精度の２相正弦波の検出信号として出力される。
２と、２倍、４倍及び８倍の逓倍回路３ａ、３ｂ、３ｃ
にそれぞれ入力されている。整形回路２にて矩形波信号
とされた検出信号は、アンプダウンカウンタ４に入力さ
れ、その出力信号は３次からｎ次までの上位のインクリ
メンタルなアドレスデータとされる。一方、各逓倍回路
３ａ〜３ｃから出力される矩形波信号は、８倍逓倍回路
３ｃの出力信号が０次の、４倍逓倍回路３ｂの出力信号
が１次の、２倍逓倍回路３ｃの出力が２次の、それぞれ
アブソリュートなアドレスデータとされる。こうして、
これらインクリメンタルなアドレスデータとアブソリュ
ートなアドレスデータを結合することによって０次から
ｎ次のアドレスデータ５が得られる。６は、各アドレス
に規則的に順次正弦波データを記憶させたＲＯＭであり
、ＲＯＭ読み出し手段７にて出力されたアドレスデータ
に基づいて正弦波データが読み出され、そのデータがＤ
／Ａ変換器８にてアナログ値に変換されることによって
高波形精度の２相正弦波の検出信号として出力される。
このように、検出器からの検出信号の１パルス毎のアド
レスデータはアップダウンカウンタ４によりインクリメ
ンタルなデータとして出力され、検出（８号の１パルス
内のアドレスデータは逓倍回路３ａ〜３ｃにより３ビツ
トのアブソリュートなアドレスデータとして出力される
ので、下位のアドレスデータは逓倍回路３ａ〜３ｃにて
高速処理可能であり、上位のアドレスデータはインクリ
メンタルなデータとして与えられるので、下位のデータ
出力と同等の高速応答性がなくてもアドレスデータに大
きなエラーを発生することはない。
レスデータはアップダウンカウンタ４によりインクリメ
ンタルなデータとして出力され、検出（８号の１パルス
内のアドレスデータは逓倍回路３ａ〜３ｃにより３ビツ
トのアブソリュートなアドレスデータとして出力される
ので、下位のアドレスデータは逓倍回路３ａ〜３ｃにて
高速処理可能であり、上位のアドレスデータはインクリ
メンタルなデータとして与えられるので、下位のデータ
出力と同等の高速応答性がなくてもアドレスデータに大
きなエラーを発生することはない。
上記実施例では、アップダウンカウンタ４の前段に整形
回路２を設け、かつ各倍率の逓倍回路３ａ、３ｃをそれ
ぞれ設けた例を示したが、第２図〜第５図に示す第２実
施例の信号処理装置２１の如く、単一の整形逓倍回路２
１を用いると処理回路を簡略化することができる。第２
図に示すように、整形逓倍回路２２は、疑似２相正弦波
の検出信号を入力され、この検出信号の１パルス内にお
ける第０次、第１次及び第２次の下位３次分のアブソリ
エートなアドレスデータと、第３次に対応する１パルス
毎の矩形波信号を出力するように構成されており、この
矩形波信号がアップダうンカウンタ４に入力されている
。又、このアップダウンカウンタ４には、疑似２相正弦
波を入力された処理回路２３からアップ・ダウン信号が
入力されている。
回路２を設け、かつ各倍率の逓倍回路３ａ、３ｃをそれ
ぞれ設けた例を示したが、第２図〜第５図に示す第２実
施例の信号処理装置２１の如く、単一の整形逓倍回路２
１を用いると処理回路を簡略化することができる。第２
図に示すように、整形逓倍回路２２は、疑似２相正弦波
の検出信号を入力され、この検出信号の１パルス内にお
ける第０次、第１次及び第２次の下位３次分のアブソリ
エートなアドレスデータと、第３次に対応する１パルス
毎の矩形波信号を出力するように構成されており、この
矩形波信号がアップダうンカウンタ４に入力されている
。又、このアップダウンカウンタ４には、疑似２相正弦
波を入力された処理回路２３からアップ・ダウン信号が
入力されている。
整形逓倍回路２２の詳細を第３図〜第５図により説明す
ると、第３図に示すように、入力された２相の疑偵正弦
波信号Ａ、Ｂの一方の信号八〇反転信号を反転回路２４
にて形成し、これらＡ相とＢ相の間、及びＢ相とＡ反転
相との間を抵抗２５ａ〜２５ｈにてそれぞれ４分割する
ことによって、第４図に示すように、１８０°の位相間
隔内で等間隔に位相の異なった８つの信号を形成し、こ
れらの信号をそれぞれ整形回路２６にて矩形波に整形す
ることによって第５図に示すようにＡ相とＡ反転相の間
で等間隔に位相の異なった８つの矩形波信号ａ ％ ｈ
が形成される。矩形波信号ａは第３次の矩形波信号とし
てそのまま出力される。また、互いに９０°位相の異な
った矩形波信号ａとｅ、ｂとｆ、ｃとｇ、ｄとｈがそれ
ぞれ第１段の排他的論理和ゲート群２７ａ〜２７ｄに人
力され、それぞれ２倍に逓倍された矩形波信号ｉ ＝
１が出力される。矩形波信号ｉは第２次のアブソリュー
トデータとしてそのまま出力される。さらに、互いに９
０°位相の異なった矩形波信号ｉとｋ、ｊとｌがそれぞ
れ第２段の排他的論理和ゲート群２８ａ、２８ｂに入力
され、それぞれさらに２倍、計４倍に逓倍された矩形波
信号ｍ、ｎが出力される。矩形波信号ｍは第１次のアブ
ソリュートデータとしてそのまま出力される。さらに、
これら互いに９０°位相の異なった矩形波信号ｍとｎが
第３段の排他的論理和ゲート２９に入力され、さらに２
倍、計８倍に逓倍された矩形波信号０が第０次のアブソ
リュートデータとして出力される。
ると、第３図に示すように、入力された２相の疑偵正弦
波信号Ａ、Ｂの一方の信号八〇反転信号を反転回路２４
にて形成し、これらＡ相とＢ相の間、及びＢ相とＡ反転
相との間を抵抗２５ａ〜２５ｈにてそれぞれ４分割する
ことによって、第４図に示すように、１８０°の位相間
隔内で等間隔に位相の異なった８つの信号を形成し、こ
れらの信号をそれぞれ整形回路２６にて矩形波に整形す
ることによって第５図に示すようにＡ相とＡ反転相の間
で等間隔に位相の異なった８つの矩形波信号ａ ％ ｈ
が形成される。矩形波信号ａは第３次の矩形波信号とし
てそのまま出力される。また、互いに９０°位相の異な
った矩形波信号ａとｅ、ｂとｆ、ｃとｇ、ｄとｈがそれ
ぞれ第１段の排他的論理和ゲート群２７ａ〜２７ｄに人
力され、それぞれ２倍に逓倍された矩形波信号ｉ ＝
１が出力される。矩形波信号ｉは第２次のアブソリュー
トデータとしてそのまま出力される。さらに、互いに９
０°位相の異なった矩形波信号ｉとｋ、ｊとｌがそれぞ
れ第２段の排他的論理和ゲート群２８ａ、２８ｂに入力
され、それぞれさらに２倍、計４倍に逓倍された矩形波
信号ｍ、ｎが出力される。矩形波信号ｍは第１次のアブ
ソリュートデータとしてそのまま出力される。さらに、
これら互いに９０°位相の異なった矩形波信号ｍとｎが
第３段の排他的論理和ゲート２９に入力され、さらに２
倍、計８倍に逓倍された矩形波信号０が第０次のアブソ
リュートデータとして出力される。
以上の回路構成により、単一の整形逓倍回路２２にて疑
似２相正弦波を矩形波信号に整形するとともに、それを
２倍、４倍及び８倍に逓倍した矩形波イ倉号を出力する
ことができる。
似２相正弦波を矩形波信号に整形するとともに、それを
２倍、４倍及び８倍に逓倍した矩形波イ倉号を出力する
ことができる。
上記実施例では、検出器からの検出信号を逓倍して高速
応答で高波形精度の正弦波出力を得る例を示したが、Ｐ
ＬＬ制御においては、高分解能のエンコーダの精度を持
ちかつ低速で信号処理が可能なように低速の正弦波出力
を必要とする。このＰＬＬ制御に適用した第３の実施例
を、第６図及び第７図により説明する。
応答で高波形精度の正弦波出力を得る例を示したが、Ｐ
ＬＬ制御においては、高分解能のエンコーダの精度を持
ちかつ低速で信号処理が可能なように低速の正弦波出力
を必要とする。このＰＬＬ制御に適用した第３の実施例
を、第６図及び第７図により説明する。
まず、第７図によりＰＬＬ制御装置の概略構成を説明す
る。４１は被制御対象であるＤＣモータで、ＰＬＬ制御
回路４２から出力される制御信号に基づいてドライバ４
３を介して駆動制御されるこのＤＣモータ４１には、そ
の回転位置を検出するエンコーダ１０が取付られ、その
検出信号が信号処理装置３１を介してＰＬＬ制御回路４
２に入力されている。ＰＬＬ制御回路４２は、内蔵され
た水晶発振器の発振周波数に基づく基準信号の周波数及
び位相と、エンコーダ１０からの出力信号に基づく検出
信号の周波数及び位相が常に一致するように、それらの
位相差を検出してフィードバック制御するように構成さ
れた周知のものであり、具体的な内部構成の説明は省略
する。
る。４１は被制御対象であるＤＣモータで、ＰＬＬ制御
回路４２から出力される制御信号に基づいてドライバ４
３を介して駆動制御されるこのＤＣモータ４１には、そ
の回転位置を検出するエンコーダ１０が取付られ、その
検出信号が信号処理装置３１を介してＰＬＬ制御回路４
２に入力されている。ＰＬＬ制御回路４２は、内蔵され
た水晶発振器の発振周波数に基づく基準信号の周波数及
び位相と、エンコーダ１０からの出力信号に基づく検出
信号の周波数及び位相が常に一致するように、それらの
位相差を検出してフィードバック制御するように構成さ
れた周知のものであり、具体的な内部構成の説明は省略
する。
エンコーダ１０からの検出信号が入力される信号処理袋
Ｗ３１は、第６図に示すように構成されている。即ち、
疑似２相正弦波の検出信号は整形回路２に入力され、こ
の整形回路２にて矩形波信号とされた検出信号は、アッ
プダウンカウンタ４に入力され、そのインクリメンタル
な出力信号がアドレスデータ５とされる。６は、各アド
レスに規則的に順次正弦波データを記憶させたＲＯＭで
あり、ＲＯＭ読み出し手段７にて出力されたアドレスデ
ータに基づいて正弦波データが読み出され、そのデータ
がＤ／Ａ変換器８にてアナログ値に変換されることによ
って低分解能でかつ高波形精度の２指圧弦波の検出信号
として出力される。
Ｗ３１は、第６図に示すように構成されている。即ち、
疑似２相正弦波の検出信号は整形回路２に入力され、こ
の整形回路２にて矩形波信号とされた検出信号は、アッ
プダウンカウンタ４に入力され、そのインクリメンタル
な出力信号がアドレスデータ５とされる。６は、各アド
レスに規則的に順次正弦波データを記憶させたＲＯＭで
あり、ＲＯＭ読み出し手段７にて出力されたアドレスデ
ータに基づいて正弦波データが読み出され、そのデータ
がＤ／Ａ変換器８にてアナログ値に変換されることによ
って低分解能でかつ高波形精度の２指圧弦波の検出信号
として出力される。
この２指圧弦波の出力信号は、高分解能のエンコーダｌ
Ｏの精度を有しており、かつ出力される正弦波はＲＯＭ
６にアドレスに対応して記憶、させた正弦波データによ
って任意の周期のものを出力でき、低速信号処理のＰＬ
Ｌ制御回路に対応した信号を出力することができる。
Ｏの精度を有しており、かつ出力される正弦波はＲＯＭ
６にアドレスに対応して記憶、させた正弦波データによ
って任意の周期のものを出力でき、低速信号処理のＰＬ
Ｌ制御回路に対応した信号を出力することができる。
発明の効果
本発明のエンコーダの信号処理装置によれば、以上の説
明から明らかなように、検出器からの検出信号に基づい
てアップダウンカウンタによりインクリメンタルなアド
レスデータを得るとともに、検出信号を複数段の逓倍手
段により複数段に逓倍することにより下位のアドレスデ
ータをアブソリュートなデータとして得、これらのアド
レスデータに基づいてＲＯＭに記もなされた正弦波デー
タを読み出すことにより、高速応答性をもって高い波形
精度の正弦波信号を得ることができるという効果を発揮
する。
明から明らかなように、検出器からの検出信号に基づい
てアップダウンカウンタによりインクリメンタルなアド
レスデータを得るとともに、検出信号を複数段の逓倍手
段により複数段に逓倍することにより下位のアドレスデ
ータをアブソリュートなデータとして得、これらのアド
レスデータに基づいてＲＯＭに記もなされた正弦波デー
タを読み出すことにより、高速応答性をもって高い波形
精度の正弦波信号を得ることができるという効果を発揮
する。
又、複数段の逓倍手段を各段毎に逓倍回路を設けるので
なく、排他的論理和ゲートを用いた単一の逓倍回路にて
構成すると、処理回路を簡略化することができる。
なく、排他的論理和ゲートを用いた単一の逓倍回路にて
構成すると、処理回路を簡略化することができる。
更に、検出器からの検出信号に基づいてアップダウンカ
ウンタによりアドレスデークを得てＲＯＭに記憶された
正弦波信号を読み出すことにより、高分解能のエンコー
ダを用いて低分解能でかつ高精度の正弦波信号が得られ
、ＰＬＬ制御等に用いると、低速の処理回路にて高精度
の制御が可能となるという効果を発揮する。
ウンタによりアドレスデークを得てＲＯＭに記憶された
正弦波信号を読み出すことにより、高分解能のエンコー
ダを用いて低分解能でかつ高精度の正弦波信号が得られ
、ＰＬＬ制御等に用いると、低速の処理回路にて高精度
の制御が可能となるという効果を発揮する。
第１図は本発明の第１の実施例の信号処理装置の概略構
成図、第２図〜第５図は本発明の第２の実施例を示し、
第２図は信号処理装置の概略構成図、第３図は整形逓倍
回路の回路図、第４図は等間隔に位相の異なった信号の
形成方法の説明図、第５図は波形の変化状態を示す説明
図、第６図、第７図は本発明の第３の実施例を示し、第
６図は信号処理装置の概略構成図、第７図はＰＬＬｆｉ
ｌＪｉｌ装置の概略構成図、第８図はエンコーダの概略
構成を示す斜視図である。 １．２１．３１・・・・・・信号処理装置、２・・・・
・・整形回路、３ａ〜３ｃ・・・・・・逓倍回路、４・
・・・・・アップダウンカウンタ、６・・・・・・ＲＯ
Ｍ、７・・・・・・ＲＯＭ読み出し手段、２２・・・・
・・整形逓倍回路、２４・・・・・・反転回路、２５ａ
〜２５ｈ・・・・・・抵抗、２６・・・・・・整形回路
、２７ａ 〜２７ｄ、２８ａ、２８ｂ、２９・・・・・
・排他的論理和ゲート群。 代理焉弁理士 粟野重孝 はか１名 第 図 第 図
成図、第２図〜第５図は本発明の第２の実施例を示し、
第２図は信号処理装置の概略構成図、第３図は整形逓倍
回路の回路図、第４図は等間隔に位相の異なった信号の
形成方法の説明図、第５図は波形の変化状態を示す説明
図、第６図、第７図は本発明の第３の実施例を示し、第
６図は信号処理装置の概略構成図、第７図はＰＬＬｆｉ
ｌＪｉｌ装置の概略構成図、第８図はエンコーダの概略
構成を示す斜視図である。 １．２１．３１・・・・・・信号処理装置、２・・・・
・・整形回路、３ａ〜３ｃ・・・・・・逓倍回路、４・
・・・・・アップダウンカウンタ、６・・・・・・ＲＯ
Ｍ、７・・・・・・ＲＯＭ読み出し手段、２２・・・・
・・整形逓倍回路、２４・・・・・・反転回路、２５ａ
〜２５ｈ・・・・・・抵抗、２６・・・・・・整形回路
、２７ａ 〜２７ｄ、２８ａ、２８ｂ、２９・・・・・
・排他的論理和ゲート群。 代理焉弁理士 粟野重孝 はか１名 第 図 第 図
Claims (3)
- （１）各アドレスに規則的に順次正弦波データを記憶さ
せたＲＯＭと、エンコーダの検出器から出力された互い
に９０°位相の異なった検出信号に基づいてアドレスデ
ータを形成する手段と、アドレスデータに基づいて前記
ＲＯＭから正弦波データを読み出して互いに９０°位相
の異なった正弦波信号を出力する手段とを備え、前記ア
ドレスデータを形成する手段が、検出信号を矩形波信号
に変換する手段と、その矩形波信号が入力されるアップ
ダウンカウンタと、検出信号を２の乗数倍づつ逓倍した
矩形波信号を出力する複数段の逓倍手段とを備えている
ことを特徴とするエンコーダの信号処理装置。 - （２）複数段の逓倍手段が、互いに９０°位相の異なっ
た信号から１８０°の位相範囲内で最大逓倍率に対応し
た数の互いに等しい位相間隔の複数の矩形波信号を形成
する手段と、これらの矩形波信号又は前段の排他的論理
和ゲート群から出力された信号の内互いに９０°位相の
異なった信号を入力される複数段の排他的論理和ゲート
群とから成る逓倍回路にて構成されていることを特徴と
する請求項１記載のエンコーダの信号処理装置。 - （３）各アドレスに規則的に順次正弦波データを記憶さ
せたＲＯＭと、エンコーダの検出器から出力された互い
に９０°位相の異なった検出信号に基づいてアドレスデ
ータを形成する手段と、アドレスデータに基づいて前記
ＲＯＭから正弦波データを読み出して互いに９０°位相
の異なった正弦波信号を出力する手段とを備え、前記ア
ドレスデータを形成する手段が、検出信号を矩形波信号
に変換する手段と、その矩形波信号が入力されるアップ
ダウンカウンタとを備えていることを特徴とするエンコ
ーダの信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072442A JPH02250505A (ja) | 1989-03-24 | 1989-03-24 | エンコーダの信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072442A JPH02250505A (ja) | 1989-03-24 | 1989-03-24 | エンコーダの信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02250505A true JPH02250505A (ja) | 1990-10-08 |
Family
ID=13489408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1072442A Pending JPH02250505A (ja) | 1989-03-24 | 1989-03-24 | エンコーダの信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02250505A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183911A (ja) * | 1989-12-13 | 1991-08-09 | Yamaha Corp | ディジタルレゾルバ |
-
1989
- 1989-03-24 JP JP1072442A patent/JPH02250505A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183911A (ja) * | 1989-12-13 | 1991-08-09 | Yamaha Corp | ディジタルレゾルバ |
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