JPH02250512A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH02250512A JPH02250512A JP1072522A JP7252289A JPH02250512A JP H02250512 A JPH02250512 A JP H02250512A JP 1072522 A JP1072522 A JP 1072522A JP 7252289 A JP7252289 A JP 7252289A JP H02250512 A JPH02250512 A JP H02250512A
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- transistor
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- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明の差動増幅回路に係り、特に同相入力範囲を拡大
した差動増幅回路に関する。
した差動増幅回路に関する。
従来、差動増幅回路は第４図あるいは第５図の様な回路
で構成されていた。第４図番こおいては、ＮチャネルＭ
ＯＳトランジスタ２７，２８、ＰチャネルＭＯ８）ラン
ジスタ２９．３０で入力差動増幅段を構成し、Ｐチャネ
ルＭＯ８）ランジスタ３１、ＮチャネルＭＯ８）、７ン
ジスタ２６とで第２段駆動段を構成する。
で構成されていた。第４図番こおいては、ＮチャネルＭ
ＯＳトランジスタ２７，２８、ＰチャネルＭＯ８）ラン
ジスタ２９．３０で入力差動増幅段を構成し、Ｐチャネ
ルＭＯ８）ランジスタ３１、ＮチャネルＭＯ８）、７ン
ジスタ２６とで第２段駆動段を構成する。
ＮチャネルＭＯＳトランジスタ２５ 、２４ 。
２６のゲートは共通接続され、トランジスタ２４の一方
の電極に接続され、定電流源３２とトランジスタ２４と
を直列接続して、ＶＤＤ電源端子３６とＶｓｓ電源端子
３７との間に介在させ、トランジスタ３１のゲートは、
トランジスタ３０の一方の・電極に、トランジスタ３１
の一方の電極はＶｏ出力端子３５に接続され、トランジ
スタ２７ 、２８のゲートを各々ｖ１．ｖＮ入力端子３
３．３４に接続し、トランジスタ２９の一方の電極とゲ
ートとを接続している。ｖ！、ＶＮ入力端子３３．３４
に印加される差動入力信号電圧（ＶＮ−ｖｙ） に応じ
て、出力電圧■ｏは振れる。しかしながら、同相入力電
圧（（Ｖｓ＋Ｖｘ）／２）が１＜、電源端子３７の電圧
Ｖｓｓに近い電位をとるとき、ＭＯＳトランジスタのド
レイン電流は （ＩＤ８＝Ｇ（ＶＯ２−ＶＴ）”、ＶＯ２＞ＶＴＩで表
わされる事からも分るように、トランジスタ２７．２８
の片方又は両方のトランジスタが導通しなくなり、差動
増幅器としての機能を果さなくなる。
の電極に接続され、定電流源３２とトランジスタ２４と
を直列接続して、ＶＤＤ電源端子３６とＶｓｓ電源端子
３７との間に介在させ、トランジスタ３１のゲートは、
トランジスタ３０の一方の・電極に、トランジスタ３１
の一方の電極はＶｏ出力端子３５に接続され、トランジ
スタ２７ 、２８のゲートを各々ｖ１．ｖＮ入力端子３
３．３４に接続し、トランジスタ２９の一方の電極とゲ
ートとを接続している。ｖ！、ＶＮ入力端子３３．３４
に印加される差動入力信号電圧（ＶＮ−ｖｙ） に応じ
て、出力電圧■ｏは振れる。しかしながら、同相入力電
圧（（Ｖｓ＋Ｖｘ）／２）が１＜、電源端子３７の電圧
Ｖｓｓに近い電位をとるとき、ＭＯＳトランジスタのド
レイン電流は （ＩＤ８＝Ｇ（ＶＯ２−ＶＴ）”、ＶＯ２＞ＶＴＩで表
わされる事からも分るように、トランジスタ２７．２８
の片方又は両方のトランジスタが導通しなくなり、差動
増幅器としての機能を果さなくなる。
第５図は従来の他の差動増幅器を示す回路図である。ｉ
１５図において、第４図のＭＯＳ）ランジスタを逆のチ
ャンネルのもので構成すると、本回路が得られる。Ｐチ
ャネルＭＯＳトランジスタ４１．４２、ＮチャネルＭＯ
Ｓトランジスタ４３゜４４とで入力差動増幅器を構成し
、ＰチャネルＭＯ８）ランジスタ４０とＮチャネルＭＯ
Ｓトランジスタ４５とで第２駆動段を構成する。ここで
、同相入力電圧（（ＶＮ ＋Ｖ ｒ ）／２３ ｂｓｔ
ｌ源端子３６ （Ｄ電圧ＶＤＤに近い値になると、同様
にトランジスタ４１．４２の片方又は両方のトランジス
タが導通しなくなり、差動増幅器としての機能を果さな
くなる。
１５図において、第４図のＭＯＳ）ランジスタを逆のチ
ャンネルのもので構成すると、本回路が得られる。Ｐチ
ャネルＭＯＳトランジスタ４１．４２、ＮチャネルＭＯ
Ｓトランジスタ４３゜４４とで入力差動増幅器を構成し
、ＰチャネルＭＯ８）ランジスタ４０とＮチャネルＭＯ
Ｓトランジスタ４５とで第２駆動段を構成する。ここで
、同相入力電圧（（ＶＮ ＋Ｖ ｒ ）／２３ ｂｓｔ
ｌ源端子３６ （Ｄ電圧ＶＤＤに近い値になると、同様
にトランジスタ４１．４２の片方又は両方のトランジス
タが導通しなくなり、差動増幅器としての機能を果さな
くなる。
これらの現象を回避する回路として第３図の回路がある
。第３図において、第４図の回路（こ、対のＰチャネル
ＭＯＳトランジスタ４６．４７、一対のＮチャネルＭＯ
Ｓトランジスタ１７，１８、一対のＮチャネルＭＯＳト
ランジスタ１９．２０、一対のＰチャネルＭＯ８）ラン
ジスタ５０．５１とが付加されている。トランジスタ２
２のゲートは、トランジスタ５０のゲートと共に％ＶＩ
入力端子３３に接続され、トランジスタ２３のゲートは
、トランジスタ５１のゲートと共に、ｖＮ入力端子３４
に接続され、トランジスタ１７．１８のゲートを共通接
続して、トランジスタ１８．５０の直列接続点に接続さ
れ、トランジスタ１９．２０のゲートを共通接続して、
トランジスタ５１．１９の直列接続点に接続し、トラン
ジスタ５０．５１の一方の電極同士を共通接続して、ト
ランジスタ４７の一方の電極に接続し、トランジスタ４
６゜４７の他方の電極同士、ゲート同士を共通接続して
いる。
。第３図において、第４図の回路（こ、対のＰチャネル
ＭＯＳトランジスタ４６．４７、一対のＮチャネルＭＯ
Ｓトランジスタ１７，１８、一対のＮチャネルＭＯＳト
ランジスタ１９．２０、一対のＰチャネルＭＯ８）ラン
ジスタ５０．５１とが付加されている。トランジスタ２
２のゲートは、トランジスタ５０のゲートと共に％ＶＩ
入力端子３３に接続され、トランジスタ２３のゲートは
、トランジスタ５１のゲートと共に、ｖＮ入力端子３４
に接続され、トランジスタ１７．１８のゲートを共通接
続して、トランジスタ１８．５０の直列接続点に接続さ
れ、トランジスタ１９．２０のゲートを共通接続して、
トランジスタ５１．１９の直列接続点に接続し、トラン
ジスタ５０．５１の一方の電極同士を共通接続して、ト
ランジスタ４７の一方の電極に接続し、トランジスタ４
６゜４７の他方の電極同士、ゲート同士を共通接続して
いる。
ここで、同相入力電圧が電源端子３６．３７の電圧ＶＳ
Ｓ又はＶＤＤに近い値をとっても差動対のＮチャネルＭ
ＯＳ）ランジスタ２２．２３、又はＰチャネルＭＯＳト
ランジスタ５０．５１の少くなくとも一方が導通し、差
動増幅器として機能する。
Ｓ又はＶＤＤに近い値をとっても差動対のＮチャネルＭ
ＯＳ）ランジスタ２２．２３、又はＰチャネルＭＯＳト
ランジスタ５０．５１の少くなくとも一方が導通し、差
動増幅器として機能する。
しかしながらとのＭ３図の回路には以下に示す欠点があ
る。即ち、ＮチャネルＭＯＳトランジスタ２１が定電流
源であるため、トランジスタ２２゜２３、 トランジ
スタ５０．５１のすべてが導通しているときに、全体の
バランスが取れるようにすると、トランジスタ２２．２
３．又はトランジスタ５０．５１の対の一方が導通しな
くなった時には、入力オフセット電圧を生じる。この入
力オフセット電圧は、差動増幅器のＮＩ幅精度を表す重
要なパラメタの一つであり、好ましくない。
る。即ち、ＮチャネルＭＯＳトランジスタ２１が定電流
源であるため、トランジスタ２２゜２３、 トランジ
スタ５０．５１のすべてが導通しているときに、全体の
バランスが取れるようにすると、トランジスタ２２．２
３．又はトランジスタ５０．５１の対の一方が導通しな
くなった時には、入力オフセット電圧を生じる。この入
力オフセット電圧は、差動増幅器のＮＩ幅精度を表す重
要なパラメタの一つであり、好ましくない。
前述した従来の差動増幅回路は、既Ｉこ述べたように同
相入力電圧が電源電圧ｖＤＤ又はＶＢ２に近くなると動
作しなくなるか、あるいは入力オフセット電圧が大きく
なるという欠点がある。
相入力電圧が電源電圧ｖＤＤ又はＶＢ２に近くなると動
作しなくなるか、あるいは入力オフセット電圧が大きく
なるという欠点がある。
本発明の目的は、前記問題点が解決され、同相入力信号
電圧が大きくなっても、トランジスタが正常に動作し、
大きな入力オフセット電圧が発生しないようにした差動
増幅回路を提供することにある。
電圧が大きくなっても、トランジスタが正常に動作し、
大きな入力オフセット電圧が発生しないようにした差動
増幅回路を提供することにある。
本発明の差動増幅回路の構成は、ＮチャネルＭＯＳ）ラ
ンジスタからなる第１０差動対とＰチャンネルＭＯ８）
ランジスタからなる第２０差動対とからなる入力回路と
、前記第１０差動対に流れる電流に比例する電流を流す
第１の電流供給装置と、前記第２０差動対に流れる電流
に比例する電流を流す第２の電流供給装置と、前記第１
の電流供給装置と前記第２の電流供給装置の電流値の和
を電流値としてもつ能動負荷を有する駆動段とを備えた
ことを特徴とする差動増幅回路。
ンジスタからなる第１０差動対とＰチャンネルＭＯ８）
ランジスタからなる第２０差動対とからなる入力回路と
、前記第１０差動対に流れる電流に比例する電流を流す
第１の電流供給装置と、前記第２０差動対に流れる電流
に比例する電流を流す第２の電流供給装置と、前記第１
の電流供給装置と前記第２の電流供給装置の電流値の和
を電流値としてもつ能動負荷を有する駆動段とを備えた
ことを特徴とする差動増幅回路。
第１図は本発明の一実施例の差動増幅回路の回路図であ
る。第１図において、本実施例の差動増幅回路は、第３
の回路基こ、一対のＮチャネルＭＯＳトランジスタ１３
．１４、一対のＮチャネルＭＯＳトランジスタ４，７、
一対のＰチャネルＭＯＳトランジスタ５８．５９、Ｎチ
ャネルＭＯ８）ランジスタロ、ＮチャネルＭＯＳトラン
ジスタ１０が付加された形となっている。その他の部分
は第３図と同様である。
る。第１図において、本実施例の差動増幅回路は、第３
の回路基こ、一対のＮチャネルＭＯＳトランジスタ１３
．１４、一対のＮチャネルＭＯＳトランジスタ４，７、
一対のＰチャネルＭＯＳトランジスタ５８．５９、Ｎチ
ャネルＭＯ８）ランジスタロ、ＮチャネルＭＯＳトラン
ジスタ１０が付加された形となっている。その他の部分
は第３図と同様である。
ここで、入力部分は差動ＮチャネルＭＯ８）ランジスタ
１２，１５、ＰチャネルＭＯ８）ランジスタロ１．６２
からなる。トランジスタ６１゜６２０差動対の電流は、
ＮチャネルＭＯ８）ランジスタ３．８，２．９を経由し
て、ＮチャネルＭＯＳトランジスタ１２．１５を経由す
る信号に加算される。トランジスタ１２．１５を流れる
電流は、ＮチャネルＭＯＳトランジスタ６．１３゜１４
、ＰチャネルＭＯ８）ランジスタ５８．５９、Ｎチャネ
ルＭＯ８）ランジスタ１０からなる電流検出回路により
、能動負荷ＮチャネルＭＯ８）？ンジスタ１１６ζ接続
される。トランジスタ１３゜１４には、トランジスタ１
２．１５に比例した電流が流れ、同相入力電圧が電圧Ｖ
ｓｓに接続し、トランジスタ１２．１５が非導通状態に
なった時、トランジスタ１３．１４も同時に非導通にな
る。
１２，１５、ＰチャネルＭＯ８）ランジスタロ１．６２
からなる。トランジスタ６１゜６２０差動対の電流は、
ＮチャネルＭＯ８）ランジスタ３．８，２．９を経由し
て、ＮチャネルＭＯＳトランジスタ１２．１５を経由す
る信号に加算される。トランジスタ１２．１５を流れる
電流は、ＮチャネルＭＯＳトランジスタ６．１３゜１４
、ＰチャネルＭＯ８）ランジスタ５８．５９、Ｎチャネ
ルＭＯ８）ランジスタ１０からなる電流検出回路により
、能動負荷ＮチャネルＭＯ８）？ンジスタ１１６ζ接続
される。トランジスタ１３゜１４には、トランジスタ１
２．１５に比例した電流が流れ、同相入力電圧が電圧Ｖ
ｓｓに接続し、トランジスタ１２．１５が非導通状態に
なった時、トランジスタ１３．１４も同時に非導通にな
る。
トランジスタ６１．６２に流れる電流は、トランジスタ
４．７からなる電流検出回路により検出される。トラン
ジスタ４．７はトランジスタ１１ととも先こ信号増幅素
子ＰチャネルＭＯ８）ランジスタロ０に対する能動負荷
でもある。
４．７からなる電流検出回路により検出される。トラン
ジスタ４．７はトランジスタ１１ととも先こ信号増幅素
子ＰチャネルＭＯ８）ランジスタロ０に対する能動負荷
でもある。
本実施例においては、トランジスタ１２．１５又はトラ
ンジスタ６１．６２の一方の対が非導通状態になる時に
は、駆動段の増幅素子トランジスタ６０の電流が変化す
るが、その能動負荷トランジスタ４，７．１１の電流も
同時に変化するため、全体としてのバランスが保たれオ
フセット電圧を生じる事はない。
ンジスタ６１．６２の一方の対が非導通状態になる時に
は、駆動段の増幅素子トランジスタ６０の電流が変化す
るが、その能動負荷トランジスタ４，７．１１の電流も
同時に変化するため、全体としてのバランスが保たれオ
フセット電圧を生じる事はない。
第２図は本発明の他の実施例の差動層＠回路を示す回路
図である。第２図において、本実施例の差動増幅回路は
、第１図の回路のうちトランジスタ４．７がなく、一対
のＰチャネルＭＯ８）ランジスタロ３．６４とＰチャネ
ルＭＯ８）ランジスタロ５とが付加されている。
図である。第２図において、本実施例の差動増幅回路は
、第１図の回路のうちトランジスタ４．７がなく、一対
のＰチャネルＭＯ８）ランジスタロ３．６４とＰチャネ
ルＭＯ８）ランジスタロ５とが付加されている。
本実施例において、トランジスタ６１．６２の電流は電
流検出回路を構成するトランジスタ６５゜６３．６４、
）ランジスタ１０により検出され、トランジスタ１２．
１３に比例した電流と加算されて、駆動段における増幅
素子トランジスタ６０に対する能動負荷トランジスタ１
１の電流値が決定される。本回路においても、トランジ
スタ６１゜６２、又はトランジスタ１２．１５の一方が
非導通状態ｌこなったとき、トランジスタ６０の定常バ
イアス電流が減少するが、同時に対応する負荷であるト
ランジスタ１１の電流値も減少するため、全体としての
バランスが保たれ、オフセット電圧が住する事はない。
流検出回路を構成するトランジスタ６５゜６３．６４、
）ランジスタ１０により検出され、トランジスタ１２．
１３に比例した電流と加算されて、駆動段における増幅
素子トランジスタ６０に対する能動負荷トランジスタ１
１の電流値が決定される。本回路においても、トランジ
スタ６１゜６２、又はトランジスタ１２．１５の一方が
非導通状態ｌこなったとき、トランジスタ６０の定常バ
イアス電流が減少するが、同時に対応する負荷であるト
ランジスタ１１の電流値も減少するため、全体としての
バランスが保たれ、オフセット電圧が住する事はない。
以上説明したように、本発明は、広い同相入力範囲をも
つ差動入力増幅回路を構成する事が出来る効果がある。
つ差動入力増幅回路を構成する事が出来る効果がある。
第１図は本発明の一実施例の差動増幅回路を示す回路図
、第２図は本発明の他の実施例の差動増幅回路を示す回
路図、第３図、第４図、第５図はいずれも従来の差動増
幅回路を示す回路図である。 ＶＤＤ・・・・・・正電源、Ｖｓｓ・・・・・・負電源
、Ｖｏ・・・・・・出力、Ｖ １ ＊ ｖ、・・・・・
・入力、３２・−・・・定電流源、１乃至２３，２４．
２５．２６．２７．２８．４３ 。 ４４．４５．６６・・・・・・ＮチャネルＭＯＳトラン
ジスタ、２９乃至３１．３８乃至４０．４６乃至５２．
５３乃至６２・・・・・・ＰチャネルＭＯ８）ランジス
タ、３６．３７・・・・・・電源端子、３５・・・・・
・出力端子。 代理人 弁理士 内 原 晋 ＤＤ ＶＳＳ 第 図
、第２図は本発明の他の実施例の差動増幅回路を示す回
路図、第３図、第４図、第５図はいずれも従来の差動増
幅回路を示す回路図である。 ＶＤＤ・・・・・・正電源、Ｖｓｓ・・・・・・負電源
、Ｖｏ・・・・・・出力、Ｖ １ ＊ ｖ、・・・・・
・入力、３２・−・・・定電流源、１乃至２３，２４．
２５．２６．２７．２８．４３ 。 ４４．４５．６６・・・・・・ＮチャネルＭＯＳトラン
ジスタ、２９乃至３１．３８乃至４０．４６乃至５２．
５３乃至６２・・・・・・ＰチャネルＭＯ８）ランジス
タ、３６．３７・・・・・・電源端子、３５・・・・・
・出力端子。 代理人 弁理士 内 原 晋 ＤＤ ＶＳＳ 第 図
Claims (1)
- ＮチャネルＭＯＳトランジスタからなる第１の差動対と
ＰチャネルＭＯＳトランジスタからなる第２の差動対と
からなる入力回路と、前記第１の差動対に流れる電流に
比例する電流を流す第１の電流供給装置と、前記第２の
差動対に流れる電流に比例する電流を流す第２の電流供
給装置と、前記第１の電流供給装置と前記第２の電流供
給装置との電流値の和を電流値としてもつ能動負荷を有
する駆動段とを備えたことを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072522A JP3063090B2 (ja) | 1989-03-24 | 1989-03-24 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072522A JP3063090B2 (ja) | 1989-03-24 | 1989-03-24 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02250512A true JPH02250512A (ja) | 1990-10-08 |
| JP3063090B2 JP3063090B2 (ja) | 2000-07-12 |
Family
ID=13491748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1072522A Expired - Lifetime JP3063090B2 (ja) | 1989-03-24 | 1989-03-24 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063090B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714906A (en) * | 1995-08-14 | 1998-02-03 | Motamed; Ali | Constant transductance input stage and integrated circuit implementations thereof |
-
1989
- 1989-03-24 JP JP1072522A patent/JP3063090B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714906A (en) * | 1995-08-14 | 1998-02-03 | Motamed; Ali | Constant transductance input stage and integrated circuit implementations thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3063090B2 (ja) | 2000-07-12 |
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