JPH02252008A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（関連出願の参照） 本出願は、全て本出願と同日に出願された下記の米国特
許出願と関連する。 米国特許出願用２３３．７８６号（モ１−ローラ礼参照
番号Ｓ（＞００４８８Ａ）、名称［チャンネル間の通信
機能を口する専用サービス・プロセッサ」；米国特許出
願用２３４，１１１号（−Ｅｌ−ローラ社参照番号５Ｃ
−００４９２＾）、名称［マツチング認識機能を有する
タイマ・チャンネル］； 米国特許出願用２３４，１０３号（モトローラ社参照番
号Ｓ　Ｃ−００４９５Ａ　）、名称「マルチ・タイマ基
準機能を右するタイマ・チャンネル」：および米国特許
出願用２３４，１１０号（モトローラ社参照番号５Ｃ−
００４９８Ａ）、名称［マルチ・チャンネル・タイマに
使用するタイマ・チャンネル］。 （産業上の利用分野） 本発明は、一般に、マルチ・チャンネルを有する集積回
路タイマに関する。更に詳しくは、本発明は、マルチ・
タイマ・チャンネルを有し、全てのタイマ・チャンネル
が同等の機能性を有する汎用自律性タイマ・サブシステ
ムに関る。 （従来の技術および発明が解決１）Ｊ−つとする課題） マイクロコンピュータに使用するタイマ・ザブシステム
は、集積されたユニットおよび独立−ユ二ッ１へと（）
ていずれも技術上周知である。いずれの場合も、従来技
術のタイマ・サブシステムは、集積回路の大きざが増大
することと機能性を可能な最大限持たせることとの二者
択一性を管理しようとする製造業者の試みを反映してい
る。 図示した例は、テキザス州、オースティンの−しトロー
ラ社から販売されているマイクロコンピュータＭＣ６８
ｔ−（Ｃ１１Ａ８である。この精巧な８ビツトのマイク
ロコンビコ−−９は、集積化プログラマブル・タイマ・
ザブシステムを有し、このシステムは、最高３つの独立
した人力機能（捕捉）、および最高５の独立した出力機
能（マツチング）を実行可能で、これらすべては、自由
走行カウンタから発生される１つのタイマ基準信号に対
応している。しかし、もし顧客が４つの捕捉とただ１つ
のマツチングを必要とし、または異なった基準に対応す
るマツチングおよび捕捉を必要とすればこの素子は適当
でない。 別の例は、カルフォルニア州、サンタ・クララ所在のイ
ンテル社かｊう販売されている８０９６マイクロコンピ
ュータである。これは大変精巧なタイマ・サブシステム
を有する１６ビツト・マイクロコンピュータである。こ
のタイマは、イベントの対応する２つの独立したタイマ
を有し、これらのカウンタの１つは内部的にクロックさ
れ、また他の１つは外部的にクロックされることが可能
である。４つの入力線が入手可能であり、８つの捕捉機
能を実行するのに使用可能であるが、全ての捕捉機能は
、２つのカウンタの内の第１カウンタに対応しなければ
ならない。同様に、６つの出力線が入手可能であり、各
々は２つのカウンタのいずれかに対応する独立したマツ
チング機能を実行することが可能である。しかし、６つ
の出力ピンのうち２つは入力機能と共有され、これらの
ピンはいずれか１つの機能のみに適用可能であり、両者
に対しては適用できない。 従来技術による集積回路タイマの他の共通する機能は、
初期化、構成、およびタイマに関連する割り込みに対す
る応答に関してホストＣＰＵに依存していることである
。例えば、上述したＭＣ６８ＨＣ１１Ａ８において、マ
イクロコンピュータのＣＰｔＪは、専らタイマ・サブシ
ステムのニーズに対するサービスを行っている。例えば
、もし捕捉イベントが発生し、その結果続いて起こるマ
ツチング機能がその基礎とならなければならない場合、
ホストＣＰＬＩは捕捉されたタイマの値を読み、必要な
全ての計粋を行い、マツチング・イベントを設定しなけ
ればならない。ある点で、タイマ・サブシステムの要求
がＣＰＵの容量を圧倒し、他の機能全ての実行を不可能
にする。 （課題を解決するための手段） したがって、本発明の目的は、マイクロコンピュータに
使用するより改良したタイマ・サブシステムを提供する
ことである。 本発明のこの目的およびその他の目的および特徴は集積
回路タイマによって提供され、この集積回路タイマは、
少なくとも２つのタイマ基準信号を発生するタイマ基準
信号発生手段および複数のタイマ・チャンネルであって
、各々が同一であり、かつ入力機能を実行し、前記少な
くとも２つのタイマ基準信号のいずれかに応答する入力
手段、および化ツノ機能を実行し、前記少なくとも２つ
のタイマ基準信号のいずれかに応答する出力手段によっ
て構成される前記複数のタイマ・チャンネルによって構
成される。 本発明のこれらおよびその他の目的と特徴は、図面と共
に下記の詳細な説明から明らかとなる。 （以下余白） （実施例） 「アサート（ａｓｓｅｒｔ）Ｊ　　「ニゲート（ｎｅｇ
ａｔｅ）　Ｊという用語およびこれらの用語の種々の文
法的な形態が、「アクティブＨ」と「アクティブＬ」と
いう論理信号を混合して取扱う場合の混乱を回避するた
め、ここで使用される。「アサート」は論理信号または
レジスタ・ビットをそのアクチブな状態に、または論理
的に真の状態に置くために使用される。「二ゲート」は
論理信号またはレジスタピットをその非アクチブの状態
即ち論理的に偽の状態に置くために使用される。 第１図は、マイクロコンピュータを示しその一部が本発
明の好適な実施例である。マイクロコンピュータ１０は
、単一の集積回路として製作されることを意図し、中央
処理装置（ＣＰＬＪ）１１、内部モジュール・バス（Ｉ
ＭＢ）１２、シリアル・インターフェース１３、メモリ
・モジュール１４、タイマ１５およびシステム・インテ
グレーション・モジュール（ＳＩＭ＞１６によって構成
される。ＣＰＵ１１、シリアル・インターフェース１３
、メモリ１４、タイマ１５ＪノよびＳＩＭｌＧの各々は
、アドレス、データＪ３よび制御情報を交換する目的の
ため、１ＭＢ１２と双方向に：接続される。さらに、タ
イマ１５は■ミュレーシ」ン・バス１７によってメモリ
１４に双方向に接続されるが、その目的は以下の議論に
よってざらに明確となるであろう。 シリアル・インターフェース１３とタイマ１５は、各々
マイクロコンピュータ１０の外部デバイスと通信を行う
ため多数のビンまたはコネクタに接続される。さらに、
ＳＩＭ１６は、外部バスを構成する多数のビンに接続さ
れる。 タイマ１５は、本発明の好適な実施例を構成するが、比
較的自立的なモジュールである。タイマ１５の目的は、
できるだけＣＰ（Ｊｌｌの介在を少なくして、マイクロ
コンピュータ１０の要求Ｊ゛るタイミング・タスクの全
てを実行１”ることである。 マイクロコンピュータ１０によって要求される可能性の
あるタイミング・タスクの例には、自動車エンジンの点
火および燃料噴射タイミング、電子カメラのシャッタの
タイミング等がある。本発明の好適な実施例（Ｊ１タイ
マ１５をマイクロフンピユータと関連さ１ｊているが、
説明される原理はスタンド・アローン（５ｔａｎｄ−ａ
　ｔｏ口ｅ）型のタイマ・モジ］、−ルに対する関係を
も含めて、その他の関係ｔこ対１ノでも容易に適用する
ことが可能である。 タイマ１５は、２つのクロック・ソースからのクロック
を基準として使用することができる。両方のりＤツク・
ソースは、タイマ・カラン１−・レジスタ＃１　（ＴＣ
Ｒｌ＞とタイマ・カウント・１ノジスタ＃２　（ＴＣＲ
２）とそれぞれ呼ぶフリー・ランニング（ｆｒｅｅ−ｒ
ｕｎｎｉｎｇ　）カウンタ・レジスタの形態をとる。Ｔ
ＣＲｌは、マイクロコンピュータ１０のシステム・クロ
ックと関連する内部クロック・ソースによってり日ツク
される。ＴＣＲ２は、ビンからマイクロコンピュータ１
０に供給される外部ソースまたは外部ソース・ビンに現
われる信号によってグーＩ−される内部ソースのいずれ
かによってクロックされる。 この好適な実施例では、タイマ１５は１６個のタイマ「
チャンネル」を（ｊｔ）、これらの各々はそれ白身のビ
ンを有している。タイマ・イベントの２つの基本的なタ
イプは、好適な実施例のシステムから理解されるように
マツチ・イベントと捕捉イベントである。マツチン・イ
ベントは基本的に出力機能であり、捕捉イベントは基本
的に入力機能である。マツチ・イベントは、２つのタイ
マ・カウ°ント・レジスタの一方のカウント１直が選択
されたタイマ・チャンネルの一方のレジスタに記憶され
ている値と所定の関係を有する場合に発生１゛る。捕捉
イベントは、予め定義された遷移がタイマ・チャンネル
と関連するビンにおいて検出され、タイマ・カウント・
レジスタの１つの瞬時的なカウントの「捕捉」をそのタ
イマ・チャンネルのレジスタにトリガする場合に発生（
′る。種々のタイマ・チャンネルの機能の詳細はさらに
下記で説明する。 ＣＰＵＩＩは、［ホス１へＪ　ＣＰＵと呼ぶ場合がある
。これとの関連でタイマ１５は、ＣＰｕ１ｌにυ制御さ
れて動作し、このタイマ１５の一定のイニシャライゼー
ションおよびその他の機能はＣＰｔＪｌｌによって行わ
れる。ボストＣＰＵは、この好適な実施例では、タイマ
１５と同様に同じ集積回路上に設けられているが、本発
明の原理を実行するためにこれが要求されている訳では
ない。 タイマ１５の一定の機能は、１ＭＢ１２の信号ど機能の
詳細を参照することによってのみ明確に理解することが
できる。したがって、下記の第１表は１ＭＢ１２のこれ
らの殿能を要約している。 １ＭＢ１２は、周知のマイクロプロセッサ、ａＪこび本
発明の譲受人から入手可能であるマイクロコンピュータ
のバスと多くの点で類似し、これどの関係で最もよく理
解することのできる。表における信号の方向はタイマ１
５内のそれらの機能に関連して定義される。 （以下余白） 第１表 表（続き） １」１名 アドレス・ バス データ・ バス 機能 コード クロック サイクル・ スタート アドレス・ ストローブ データ・ ストローブ 生り名　毀−一一一一−里 ＤＤＲＯ− ＤＤＲ２３ ２４ビツト アドレス・バス ＡＴＡＯ− ＡＴＡＩ５ バス・ザイジング付１６ ビット・データ・バス ＣＯ− Ｃ２ ＣＰＬＩ状態とアドレス 空間を識別 レジスタ配置指示 ＬＯＣＫ マスク・システム・ クロック ＹＳ ＩＭＢサイクルの スタート指示 ｓ 有効なアドレスの 指示 Ｓ 書込みサイクル時の 有効なデータの指示 万−血 入力 入出力 入力 入力 入力 入力 入力 匡」１名 転送 サイズ アドレス 確認 データ 転送確認 バス・ エラー 停止 呼」１名 ＩＺＯ− ＩＺＩ ＡＣＫ ＤＴＡＣに ＥＲＲ ＡＬＴ 鼠−一一一一一里 指示 転送バイト数 選択スレーブ・モジュ ールによってアサート バス・サイクルを終了 させるスレーブの応答 有効な応答がなければ バス・サイクルを終了 させサイクル再動作 異状状態によるＣＰＵ の停止指示 方−血 入力 出力 出力 入力 区」１名 ブレーク ポイント 要求 確認 第　１　表（続き） １ｕｊ　皿−一一一一一一加 ＫＰＴ 現在のバス・サイクル にブレークポイントの 挿入をＣＰＵに要求 確認 方−血 出力 佐」１名 バス・ ロック １髪Ｌ ＢＬＯＣに 表（続き） ■−−−−−−羞 属性信号 現在のバス・マスクに バスの保持を認める 方−血 マスク・ リセット リセット ５ＴＲ３Ｔ 外部制御下での 「ハード」リセット 割込要求　　　ＩＲＱＩ− レベル　　　　ＩＲＱ７ ＣＰｔＪに優先順位 付ぎ割込要求 割込 属性 ＩＡＲＢＯ−割込属性 ＩＡＲＢＩ　　　　識別線 入力 入力 入出力 イネーブル イネーブル 機能をトグルする イネーブル 「方向」の囮でアスタリスク（＊）を付けたＩＭＢの信
号は、タイマ１５によって使用されない。 １ス下で説明するように、タイマ１５はＩＭＢに対して
スレーブ・オンリ・インター・フェースを有し、したが
って一定の信号を使用することを要求しない。 マイクロコンピユータ１０のその他の一定の機能は、同
時係属中の米国特許出願第１１５，４７９号の主題であ
る。そこで特許の請求をしている発明は、好適な実施例
の共通な関係を除いて、本発明とは関係がない。 ｃｐｕｌｉから見れば、タイマ１５はＣＰＵ１１のメモ
リマツプ内の多数のロケーションとして存在している。 すなわち、ＣＰＵＩＩは、これらのメモリ・ロケーショ
ンに位置しているタイマ・レジスタに読出し、書込みを
行うことによって、排他的ではないが、主としてタイマ
１５と相互作用を行う。第２Ａ図および第２Ｂ図は、タ
イマ・レジスタのロケーションと名称を示す。アドレス
は１６進の形で示され、ファンクション・コード・ビッ
ト・は２進の形で示されている。これらのレジスタのい
くつかは下記でさらに詳しく説明するが、以下の説明は
その各々の機能を要約している。 なお、下記の菌中な説明は、ホストＣＰＵの立場から見
たものである。タイマ１５による種々のタイマ・レジス
タに対するアクセスは、下記の説明に含まれていない１
２本発明に関連のある部分の詳細は後に説明する。 ＣＰｔＪｌｌのスーパバイザ・アドレス・スペース内に
専ら存在するモジュール・コンフィギュ１ノージョン・
レジスタ（ファンクション・フード・ビット１０１によ
って示される）は、タイマ１５に一定の属性を規定する
６ビツト領域を有している。これらの属性は、割込みア
ービトレイションＩＤ、一定の他のレジスタのスーパー
バイザ／ユーザ・アドレス空間ロケーション、停止条件
フラグ、停止制御ビット、ＴＣＲ２ソース制御ビット、
エミューレーション・モード制御ビット、ＴＣＲ１プリ
スケーラ（ｐｒｅ−ｓｅａｌｅｒ）制御ビット、および
ＴＣＲ２プリスケーラ制御ビットである。 モジュール・テスト・レジスタは、本発明と関係しない
タイマ１５のテスト・モードの局面を制御するビット領
域を有している。 開発支援制御レジスタは、タイマ１５とＣＰＵ１１の開
発支援様能との相互作用を決定する多数のビット領域を
有している。同様に、開発支援ステータス・レジスタは
、これらの開発支援機能に対してタイマ１５のステータ
スとのみ関連している。これらの機能は、本発明とは関
係していない。 ＣＰＵ１１の開発支援機能の詳細は、上述の米国特許出
願第１１５，４７９号に開示されている。 割込みレジスタは、２つのビット領域を有し、ＣＰｔＪ
ｌｌに対してタイマ１５によって発生される２つの刈込
み機能を決める。一方の領域は、タイマ１５によって発
生される全ての割込みに対する割込みベクトルの最上位
４ビツトを規定する。 他方のビット領域は、タイマ１５によって発生される全
ての割込みに対する優先順位を規定する。 このビット領域をタイマ１５からの全ての割込みを不能
にフ゛るようにセットし、タイマ１５からの割込みがＣ
ＰＬＩＩＩに対１ノて最高の優先順位となるようにこの
ピッｌ−領域をセットし、すなわちノンマスカブル割込
、かつこのビット領域をこれらの両極端の間の種々のレ
ベルに設定することが可能である。周知のように、割込
み優先権は、ＣＰＵ１１によって使用され、他の割込み
ソースに対してタイマ割込みの相対的な優先権を決める
。 位相割込みイネーブル・レジスタは、１６個の１ビツト
の領域を有し、１つの領域はタイマ１５の１６個の「チ
ャンネル」の各々に対応する。各ビット領域は、その状
態にＪ：って、このピッ１〜領域と関連するチャンネル
に対するサービスを行いながら、タイマ１５のサービス
・プロセッサによる割込みの発生を可能または不能にす
る（以下の第３図の議論を参照のこと）。 ４つのチャンネル・プリミティブ選択レジスタは、１６
個の４ビツト領域を有１ノ、タイマ１５内のサービス・
プロセッサが特定のチャンネルに対してサービスを行っ
ている場合、１６個の可能なプリミティブまたはタイマ
・プログラムのいずれがこのサービス・プロセッサによ
って実行されるべきであるかを決定する。１６個のビッ
ト領域の各々は、１６個のタイマ・チャンネルの１つと
連動する。１つの領域内の４ビツトは、プロセッサがそ
の領域と関連するチャンネルに対してサービスを開始す
る場合、サービス・プロセッサ内の制御用記憶装置に供
給されるアドレスの一部として使用゛される。そのアド
レスに応答して、制御用記憶装置に戻されるデータは、
このチャンネルをサービスしている間に実行されるべき
プリミティブに対するエントリ・ポイントまたは開始ア
ドレスとして使用される。サービス・プロセッサの制御
用記憶装置は、１６個のチャンネルの各々に対して最高
１６個の異なったプリミティブと最高１６個のエントリ
・ポイント（合計２５６個のエントリ・ポイント）を有
することができる。この制御用記憶装置の全体のサイズ
は固定されているが、プリミティブ・コードとエントリ
・ポイントの間の割当ては変化してもよい。即ち、合計
２５６個未満のエントリ・ポイントのロケーションを使
用し、より多くのプリミティブ・コードを含むように、
「余分の」記憶能力を使用することが可能である。 ２つのホスト・シーケンス・レジスタは、モジュール・
コンフィギユレーション・レジスタのビット領域の１つ
に応じて、ＣＰＵＩＩのスーパーバイザまたは非制限ア
ドレス空間のいずれに存在してもよい。これは、ファン
クション・コード・ビット×０１によって示され、ここ
で、Ｘはモジュール・コンフィギユレーション・レジス
タのＳＵＰ■ビットによって決まる。ホスト・シーケン
ス・レジスタは１６個の２ビツト領域から構成され、そ
れらの各１個は、１６個のタイマ・チャンネルの各々に
対応する。ホスト・シーケンスのビット領域は、ブラン
チ条件としてサービス・プロセッサに対して実行される
プリミティブによって使用されるものであるが、必ずし
もこれによって使用されなくてもよい。すなわち、２つ
のホスト・シーケンス・ビットの状態によって、プリミ
ティブ内の命令の流れを変更することが可能である。 ２つのホスト・サービス・リクエスト・レジスタは、１
６個の２ビツト領域から構成され、それらの各１個は、
各タイマ・チャンネルに対応する。 特定のビット領域に書き込みを行うことによって、ホス
トＣＰＵは、タイマ１５のサービス・プロセッサによる
サービスを受けるタイマ・チャンネルの全てに対するス
ケジュールを立てることができる。各チャンネルは、ホ
スト・サービス・リクエスト・レジスタの１つに２ビツ
トを有しているので、チャンネル当たり４つの可能な値
が存在する。 各チャンネルに対して要求することのできる３つの異な
ったＦタイプ」のサービスがあり、これらは４つの可能
な値のうちの３つに対応する。４番目の値は、ホストの
要求するサービスがスケジュールされないことを示す。 ホストの行うサービスに対す・る要求を示す３つの値は
、上述したプリミティブ選択ビットと同じ形で使用され
る。ポスト・サービス・リクエスト・ビットは、エント
リ・ポイント・アドレスを得るために直接使用されない
が、他のチャンネルの条件ビットと一緒に符号化される
。 ２つのチャンネル優先レジスタは、１１（７）２ビツト
領域から構成され、各１個は各チャンネルに対応する。 各ビット領域は、その関連するチャンネルに対し４つの
可能な優先順位の１つを特定する。この優先順位は、い
くつかの競合するチャンネルのいずれが最初にサービス
を受けるかを決めるため、タイマ１５のサービス・プロ
セッサ内のスケジューラによって使用される。４つの可
能な優先順位には、不能、低位、中位および高位がある
。サービス・スケジューラは、優先順位の低いチャンネ
ルでも一定の時間がたてばサービスを受けられることを
保証するような方法でサービス・プロセッサの資源を割
り当てる。チャンネルの各々は、使用可能な優先順位の
いずれに対しても割当可能であり、１６チヤンネルに対
してどのような組み合わせの優先順位を行うことも可能
である。 位相割込み状況レジスタは、１６チヤンネルの各々に対
して１ビツトを有し、上で論じた位相割込みイネーブル
・レジスタと関連する。サービス・プロセッサが特定の
チャンネル（（サービスを行っている間に、割込みを発
生させるべきであると決定すると、そのチャンネルに対
応する位相割込み状況レジスタのビットは、アサ−１−
・される。もし位相割込みイネーブル・レジスタの対応
するビットがアサートされると、割込みが発生する。も
しそうでなければ、ステータス・ビットはアサートされ
たままであるが、ホストＣＰｔＪに対して割込みは発生
しない。 リンク・レジスタは、１６個のタイマ・チャンネルの各
々に対して、１ビツト・を右する。各ビットは、特定の
タイプのサービスに対する要求、リンク・サービスに対
する要求が、対応するチャンネルに対１−るサービス要
求を行うため、アサートされていることを示す。 サービス許可ラッチ・レジスタは、１６個の１ビツト領
域を有づ゛る。各タイマ・チャンネルは、これらの領域
の１つと関連する。アサートされると、このサービス許
可ラッチ燈レジスタの１つのヒラｌ−は、関連するチャ
ンネルがサービス・プロセッサによるサーじスを行うた
めに「タイム・スロット」が与えられたことを示す。こ
のレジスタのヒラ１へは、サービス・プロセッサの資源
を割り当てる過程で、サービス・プロセッサ内のスケジ
ューラによって使用される。 復号化チャンネル数１ノジスタは、各タイマ・チャンネ
ルに対して、１ビツト領域を有し、これが７ザートされ
ると、サービス・プロセッサが新しいチャンネルに対し
てサービスを開始した場合、それは喪８チャンネル数１
／ジスタで示されたチャンネルに対するサービスを行っ
たことを示す。このチャンネルに対する見出しは、たと
え実行中のプリミティブがサービス・プロセッサによっ
て実際に制御されているチャンネルの見出しを変更する
「チャンネル変更」機能を実行しても、一定のままであ
る。 ホストＣＰＵから見た場合、タイマ１５の残りのメモリ
・マツプは多数のチャンネル・パラメータ・レジスタに
よって構成される。、１６個のタイマ・チャンネルの各
々は、これに対して専用化された６個のパラメータ・レ
ジスタを有する。以下で詳細に説明するようにこれらの
パラメータ・レジスタは、これを介してホストＣＰＵと
タイマ１５とが相互に情報を提供する共有のワーク　ス
ペースとして使用される。 第３図は、マイクロコンピュータ１０の残りの部分から
分離された状態のタイマ１５を示す。タイマ１５の主要
な機能部品は、サービス・プロセッサ２０．ＣＨＯ−Ｃ
Ｈ１５とも名付けられている１６個のタイマ・チャンネ
ル２１ａ−２１ｐ。 およびバス・インターフェース装＠（ＢＩＵ）２２によ
って構成されると考えてもよい。各タイマ・チャンネル
はマイクロコンピュータ１０の１つのビンに接続される
。チャンネルＯは、ビンＴＰＯに接続され、チャンネル
１はビンＴＰ１に接続される等々である。マイクロコン
ピュータでは一般的であるように、これらのビンの各々
は、タイマ１５とマイクロコンピュータ１０のその他の
機能との間で「共有される」ことが可能であるが、ここ
で説明する好適な実施例では、そのような構成になって
いない。 サービス・プロセッサ２０とチャンネル２１ａ−２１Ｄ
との間の相互接続は、サービス・バス２３、イベント・
レジスタ（ＥＲ）バス２４タイマ・カウント・レジスタ
＃１　（ＴＣＲＩ）バス２５、タイマ・カウンタ・レジ
スタ＃２　（ＴＣＲ２）バス２６８よび多数の種々の制
御および状態線２７によって構成される。ザーどス・バ
ス２３は、サービス・プロセッサ２０のサービスを要求
するためチャンネル２１ａ−２１ｐによって使用される
。 ＥＲババス４は、各チャンネル内のイベント・レジスタ
の内容をサービス・プロセッサ２０に供給し、これらの
レジスタをサービス・プロセッサ２０からロードするた
めに使用される。２つのＴＣＲバスは、サービス・プロ
セッサ２０内に位置している２つのタイマ・カウント・
レジスタの現在の内容をチャンネル２１ａ−２１ｐに伝
達するために使用される。 ＢＩＵ２２は、１ＭＢ１２とサービス・プロセッサ２０
との間のインターフェースとして機能する。このような
バス・インターフェースの詳細は、本発明と関係するも
のではなく、技術上周知のものである。好適な実施例で
は、ＢＩＵ２２は［スレーブ・オンリー］のインターフ
ェースである。 すなわち、タイマ１５は１ＭＢ１２を介して、転送され
る情報を受信してもよいが、１ＭＢ１２上に転゛送を開
始することはできない。 以下で詳細に説明するように、サービス・プロセッサ２
０は制御用記憶装置を有する。この制御用記憶装置は、
サービス・プロセッサ２０によって実行される命令を有
するリード・オンリー・メモリ装置から構成される。好
適な実施例では、これはマスク・プログラマブルＲＯＭ
として提供される。当業者にとって明らかなように、こ
のような制御用記憶装置は、問題となる制御用記憶装置
に対してプログラムされるべきソフトウェアの開発を行
う。この問題に対処するため、エミュレーション・イン
ターフェース１７は、サービス・プロセッサ２０をメモ
リ１４に結合する。すなわち、サービス・プロセッサ２
０は制御用記憶装置に記憶されている命令の替わりに、
メモリ１４に記憶されている命令を実行することができ
る。好適な実施例では、メモリ１４はランダム・アクセ
ス・メモリ（ＲＡＭ）のような書き変え可能なメモリで
ある。エミュレーション・インターフェース１７は、ユ
ーザーがサービス・プロセッサ２０に対してプリミティ
ブを自込み、実行し、変更することを可能にする目的の
ため機能する。−度完全にデバッグされると、これらの
プリミティブは制御用記憶装置の別のバージョンに組み
込まれることができる。 ＴＣＲ２でカウントされる基準となる外部タイミング・
ソースは、サービス・プロセッサ２０に結合される。上
述したモジュール・コンフィギユレーション・レジスタ
のビットは、ＴＣＲ２がこの外部タイミング・ソースに
よってクロックされるかまたは内部タイミング基準によ
ってクロックされるかを制御する。 一般的にサービス・プロセッサ２０は、主としてＥＲバ
バス４と制御線２７を使用して、チャンネル２１ａ−２
ｉｐを形成し、所定のタイミング・タスクを実行する。 チャンネル２１ａ−２１ｐは、命令通りにこれらのタス
クを実行し、時々、サービス・プロセッサ２０にサービ
スを要求することによって、イベントなどの発生をサー
ビス・プロセッサ２０に知らせる。サービス・プロセッ
サ２０は、もしそれが存在すれば、特定のチャンネルか
らのサービス要求に応答して、そのサービスを開始する
ためにどのようなアクションを取るべきかを決定する。 サービス・プロセッサ２０は、次に、そのホストＣＰＵ
　にの場合、ＣＰＵ１１）にしたがって、以下で更に詳
しく説明するように、実行するべきタイミング機能を識
別すると共に一定のその他のサービスを行う。サービス
・プロセッサ２．０は、またホストＣＰＵに対する割込
み要求を独占的に発生する。好適な実施例では、この機
能はサービス・プロセッサ２０の制御用記憶装置にある
プログラムによって制御される。 ＴＣＲＩバスおよびＴＣＲ２バスは、１６個のチャンネ
ルの各々に対して連続的に使用可能であり、各々のタイ
マ・カウンタ・レジスタの新しい内容と共に所定のスケ
ジュールで更新される。同様に、１６個のチャンネルの
各々は、いつでもサービス・バス２３を介してサービス
要求をアサートすることができる。しかし、ＥＲババス
４と制御および状態線２７に関して、サービス・プロツ
セサ２０は、ある１つの時点において１６個のチャンネ
ルの１つのみと通信を行う。ＥＲババス４を介して行わ
れるイベント・レジスタの読み出しおよびこれに対する
書き込みと制御および状態線２７上の種々の制御および
状態信号はサービス・プロツセサ２０によってその時サ
ービスが行われているその１つのチャンネルに対しての
み有効である。必要な範囲に対して、各チャンネルは制
御線２７によってこれに与えられた制御情報をラッチし
、サービス・プロセッサが他のチャンネルに対してサー
ビスを行っている間これを保持する。 サービス・バス２３を介してチャンネルによって行われ
るサービスに対する要求に加えて、サービス・ブ１」ツ
セザ２０は、ボスＩ＝　ＣＰ　ｔＪ　によって行われる
サービス要求に対応する。上述（〕たボスト・サービス
要求レジスタに適当な値を司き込むことによって、ホス
トＣＰＬＪは全ての特定のチトンネルに対するサービス
のスケジューール化を開始することができる。更に、サ
ービス・プロセッサ２０は、それ自身、以下詳細に説明
するリンク・ザーじス要求振欄を介してこのようなスケ
ジューラ化を行なうこともできる。 第４Ａないし第４Ｄ図は、第４Ｅ図に示ずような相互関
係を有するが、タイマ１５の詳細な構成を示す。−船釣
に、第４Ａ図はサービス・プロセッサ２０　（ｉ３図）
のマイクロエンジンを示ｌノ、第４Ｂ図は、サービス・
ブロツセサ２０の実行ユニットを示し、第４Ｃ図はタイ
マ・チャンネルのハードウェアと装置の残りの部分に対
する相互接続を示し、第４Ｄ図はバス・インターフェー
ス、レジスタ８にびサービスのスケジューラを示′？ｊ
−０先ず第４Ａ図を参照して、マイクロエンジンの主要
な機能蟹素は、優先エンコーダ３０、インクリメンタ３
１、リターン・アト１ノス・１ノジスタ３２、マルチ１
１クサ３３、マルチ１１ノクサ・コント・ロール３４、
マイクロプログラム・カウンタ３５、ＲＯＭ　制ｍ　記
憶３６、？　）ｔｔ　チア　＋／　’ｙ　”ｊ−３７、
マイクロ命令１ノジスタ３８、マイクロ命令デコーダ３
９、マルチプレクサ４０、ブランチＰＬＡ４１および複
数のフラグ・レジスタ４２によって構成される。−船釣
に、複数の可能なソースの中からマルチプレクサ３３に
よって選択されたマイクロ命令アト１ノスは、マイクロ
プログラム・カウンタ３５１．１：Ｉコードされ、次１
．．．ＲＯＭ制御ｇ記憶３Ｇに供給される。このアドレ
スによって選択されたマイクロ命令は、ＲＯＭ制御記憶
３Ｇによってマルチプレクサ３７を介してマイクロ命令
１ノジスタ３Ｂに供給される。デコーダ３９は、次にマ
イクロ命令レジスタ３８の内容を信号し、必要に応じて
サービス・ブロツセザ全体に制御信号を与える。 マイクロ命令デコーダ３９は、単一の装置と（）て図示
され、これからの制御信号がタイマの残り全体に対して
供給されるが、当業者はこの手順を変更１−ることが有
利でｄりるかもしれないことを理解するであろう。マイ
クロ命令レジスタ３８から出力されるピッｌ＝数は、デ
コード・ロジック３９から出力されるｆｉｉ制御信号の
数よりも少ないので、マイクロ命令１ノジスタ３８から
の出力をタイマ全体に分配づ゛ることが有利であるとと
もに、さまざまな位置に配置された複数のデコーダを設
けることが右利となる。信号のルートを節約することと
デコード論理を復製づ゛ることとの二者択一関係は、少
雑な設計上の決断であり、これはケースバイケースで行
わなければならない。 上で論じムニエミ］、　１ノージヨン・インターフェー
ス（第１図および第３図において参照番号１７）はこれ
らの図では、エミュレーション線５０、メモリ・サイク
ル・スタート線５１、マイクロ命令アドレス線５２８よ
びマイクロ命令線５３によって構成される。エミ〕１．
ノージョン線５０の信号の状態ににつて命令され、エミ
ュレーション・モードが動作すると、ＲＡＭは線５２上
のアドレスに応答して線５３上にマイクロ命令を導出す
る。マルチプレクサ３７は、これらのマイクロ命令をＲ
ＯＭ制御記憶３６によって供給されたマイクロ命令の代
わりに選択して、ＲＡＭから導出されたマイクロ命令を
マイクロ命令１ノジスタ３８に供給する。エミュレーシ
ョン線５０の状態は、モジュール・フンフィギュレーシ
ョン・レジスタ内のエミュレーション・モード制御ビッ
トによって制御され、１ノたがって、ホストＣＰＵの制
御下にある。 メモリ・サイクル・スタート信号は、単にシステム・ク
ロックから導き出されるタイミング信号である。 本発明を実現するのに必要な程度に第４Ａ図に示すマイ
クロエンジンの詳細な特徴と動作を理解できるよう、第
４Ａ図は、以下で更に」−分な説明が行なわれる。 第４Ｂ図には、サービス・プロセッサの実行ユニットが
描かれている。この実行ユニツＩ〜は、２個の１６ビツ
ト双方向バス、すなりらＡバス６０とＢパス６１を有す
る。イベント・レジスタ転送レジスタ６３はＡバス６０
に対し双方向に接続される。同様に、タイマ・カウント
・レジスタ＃１６４とタイマ・カウンタ・レジスタ＃２
６５は、Ａバス６０に対し双方向に接続される。デクリ
メンタ６６は、Ａバス６０に対し双方向に接続される。 更に、デクリメンタ６６は、デクリメンタ・コントロー
ラ６７から制御入力を受けとり、線６８を介して第４Ａ
図のマルチプレクサ・コントローラ３４とマイクロプロ
グラム・カウンタ３５に出力を供給する。シフト・レジ
スタ６９はＡパス６０に対し双方向に接続され、かつＢ
バス６１に出力を与えるように接続される。シフト・レ
ジスタ６９は、シフタ７０から入力を受取るように接続
される。シフタ７０は、Ａバス６０に対し双方向に接続
される。 シフタ７０は、また演算ユニット（ＡＵ＞７１からの入
力を受取るように接続される。ＡＵ７１は、２つの入力
ラッチＡｉ　ｎ７２とＢ１ｎ７３から入力を受取る。ラ
ッチ７２と７３は、Ａバス６０と８バス６１からそれぞ
れ入力を受取るように接続される。ＡＵ７１は、ブラン
チＰＬＡ４１に多数のコンデイション・コード出力を与
える。 汎用アキュムレータ（Ａ＞７４は、Ａバス６０に対し双
方向に接続されると共にＢバス６１に出力を与えるよう
に接続される。パラメータ・プリロード（１）ｒｅ−１
ｏａｄ　）レジスタ７５は、Ａバス６０に対し双方向に
接続されると共に８バス６１に出力を与えるように接続
される。更に、このパラメータ・プリロード・レジスタ
７５は、線７６によって第４Ｃ図のチャネル制御ハード
ウェアに出力を与えるように接続される。レジスタ７５
は、またマルチプレクサ７７に対し双方向に接続される
。 データ入出力バッフ７　（ＤＩＯＢ）レジスタ７８は、
Ａバス６０に対し双方向に接続されると共にＢバス６１
に出力を与えるように接続される。 ＤＩＯＢ７８は、またマルチプレクサ７７に対し双方向
に接続される。更に、ＤＩＯ８７８は、マルチプレクサ
７９に出力を与えるように接続される。マルチプレクサ
７９は、パラメータＲＡＭアドレス・レジスタ８０に出
力を与えるように接続される。 マルチプレクサ８５は、Ａバス６０がらの入力と線８６
からの入力を受け取るが、この入力は第４Ｄ図のサービ
ス・スケジューラに源を発する。 マルチプレクサ８５の出力は、チャンネル・レジスタ８
７に入力として与えられる。チャンネル・レジスタ８７
は線２０１によってＡバス６０に出力を与えると共に線
８９によって第４Ｃ図のチャネル制御ハードウェアに出
力を与えるように接続される。チャンネル・レジスタ８
７の内容によって、種々の制御信号とＥＲババスサイク
ルが、第４Ｃ図に示すチャンネル制御ハードウェアにお
いて、現在サービスを受けている特定のチャンネルの方
向に適切に方向づけられる。図示の装置にはサービスプ
ログラムあるいはプリミティブの実行中にそのチャンネ
ルの見出しを変更する能力があるため、チャンネル・レ
ジスタ８７の内容は、第２Ａ図および第２Ｂ図と関連し
て上で説明した復号されたチャンネル・ナンバ・レジス
タの内容と必ずしも対応しない。後者のレジスタは現在
実行しているプリミティブが開始されたチャンネルの見
出しを含み、一方チヤンネル・レジスタ８７は現在制御
信号が与えられているチャンネルの見出しを含む。この
区別が本発明の理解にとって重要である範囲において、
下記でざらに完全に説明される。 リンク・レジスタ８８はＡバス６０から入力を受け取り
、デコーダ８９に出力を与えるように接続される。リン
ク・レジスタ８８の４ビツトはデコーダ８９によって復
号され、１６ビツトを発生するが、これらの各々はタイ
マ・チャンネルの１つと関連している。これらの１６ビ
ツトは線９０によって第４Ａ図のブランチＰＬＡ４１と
第４Ｄ図のサービス・スケジューラに接続される。リン
ク・レジスタ８８は、サービス・プロセッサがリンク・
レジスタ８８に所望のチャンネルの見出しを書込むだけ
で、マイクロ命令によって制御されている全てのチャン
ネルに対するサービスのスケジュールを作成することの
できる手段を提供する。 リンク・レジスタ８８は、第２Ａ図と第２Ｂ図に関して
上述したリンク・レジスタとは別のものである。リンク
・レジスタ８８（Ｊ、レジスタの見出しを有し、これに
対し、もしあるとすればザー１でス・プロセッサによっ
てリンク・サービス要求がそのとぎ行われる。第２Ａ図
および第２Ｂ図に関連して上述したリンク・レジスタは
、リンク・サービス要求が行われたということを示し、
まだこれに対する応答が行われていないことを示１′名
チャンネルに対するフラグ・ビット・を有しでいるにす
ぎない。 本発明を実現するのに必要な程度に第４Ｂ図に示ず実行
ユニットの詳細な特徴と動作を理解できるよう、第４Ｂ
図は、以下で更に十分な説明が行なわれる。 第４Ｃ図は、チャンネル・ハードウェアが示されている
。１つのチャンネルの詳細な構成要素が図示され、第５
図を参照（〕てＪス下で説明される。 タイマの残りの部分から見れば、チャンネル・ハードウ
ェアは、ここではＥＲＯ−ＥＲ１５の符号が付けられて
いる１６ｍのイベント・レジスタ、１６個のデコーダ１
００内の１つおよび制御ロジック１０１のブロックによ
って構成されているように兄える。ＴＣＲバスの各々は
、１６個のイベント・レジスタの各々に接続される。Ｅ
ＲＴレジスタ６３（第４Ｂ図）と双方向の通信を行うＦ
Ｒババスデコーダ１００に接続される。この手段によっ
て、イベント・レジスタのいずれか１つと第４Ｂ図に示
す実行ユニットとの間で値を転送することができる。明
らかなように、タイマ・カウント値は、実行ユニツ１へ
からイベント・レジスタに転送されてマツチ・イベン１
へを設定し、捕捉イベント・に応答してイベント・レジ
スタから実行ユニッ１−（転送される。 チャンネル・レジスタ８７（第４Ｂ図）からの線８９は
、ロジック１０１を制御するために接続され、これに対
して現在サービスを受けているチャンネルを示す。制御
ロジック１０１は、またマイクロ命令デコーダ３９（第
４Δ図）から直接また（、ｔマルチプレクサ１０２を介
して複数の入力を受ける。更に、制御ロジック１０１は
ブランチＰ［Ａ４１（第４Ａ図）に出力を与える。最後
に、サービス・バス１０５は、制御ロジック１０１に対
して種々のチャンネルから第４Ｄ図のスケジューラにサ
ービス要求を伝達する手段を設ける。再び、チャンネル
・ハードウェアの機能は以下で詳細に説明される。 第４Ｄ図は、タイマのホスト・・インターフェース部を
示す。上で示されたように、ＢＩＵ２２はＩＭＢに対し
て必要な従属専用のインターフェースを提供し、ホスト
ＣＰＵがタイマのレジスタをアクセスすることを可能に
する。ＢＩＵ２２は、ＲＡＭバス１１０に対し双方向に
接続されパラメータＲＡＭアドレス・バス１１１に出力
を与えるように接続される。第４Ｄ図に示された装置の
残りの部分は、スケジューラ１１２、システム・レジス
タ１１３、パラメータＲＡＭ１１４、プリミティブ選択
レジスタ１１５８よびホス［・・サービス要求レジスタ
１１６によって構成され、これらは全てＲＡＭバス１１
０と双方向に接続される。 スケジューラ１１２は、１６個のタイマ・チャンネルを
サービス・プロセッサの資源に割当てる手段によって構
成される。図示のように、２個のチャンネル優先レジス
タ、リンク・１ノジスタ、復号化チャンネル数レジスタ
およびサービス許可ラッチ・レジスタ（すべて第２Ａ図
と第２Ｂ図を参照して上述された）は、スケジューラ１
１２内に存在すると考えてよく、全てＲＡＭバス１１０
と双方向に接続される。 スケジューラ１１２は、マイクロ命令デコーダ３９から
１ビツトの入力を受取り、これは特定のチャンネルに対
するサービスが終了したことを示す。これはスケジュー
ラ１１２が保留中のいずれのサービス要求を次に実行す
るかを決定するプロセスが起動される。スケジューラ１
１２は、またマイクロ命令デコーダ３９に１ビツトの出
力を与え、いずれのチャンネルに対しても現在サービス
のスケジュールが立てられていないことを示し、これは
また「アイドル」状態と呼ばれる。 スケジューラ１１２は、４８ビツトによって構成される
サーどス・バス１２０から入力を受けとるが、これは線
１０５からの１６ビツト、線９０を経由するデコーダ８
９からの１６ビツトおよびホスト・サービス要求レジス
タ１１６からの１６ビツトを結合することによって形成
される。これらの４８ビツトは、チャンネル・ハードウ
ェア自身が現在サービスを要求しているチャンネル、リ
ンク・レジスタ８８によって現在サービスが要求されて
いるチャンネルおよびホストサービス要求レジスタ１１
６によってサービスが要求されているチャンネルをそれ
ぞれ示す。スケジューラ１１２はこれらの入力を受入れ
、チャンネル優先レジスタの値によって示されるように
、サービスが要求されているチャンネルの相対的優先順
位を検討し、いずれのチャンネルが次にサービスされる
べきかを決める。選択されたチャンネルの４ビツトの指
定信号が、線８６を介してマルチプレクサ８５、プリミ
ティブ選択レジスタ１１５、およびホスト・サービス要
求レジスタ１１６に出力される。 上述したように、各チャンネルは、優先レジスタ内で対
応するビットによって割当てられた４つの優先順位の１
つを有している。サービスに対する要求が保留になって
いるチャンネルにスケジュールをたてるスケジューラ１
１２の計画は、低い優先順位のチャンネルでも最終的に
はサービスが受けられることを保証している。この特徴
は、他の機能をサービスするために必要とされる時間に
対して、いかなるタイミング機能も全く失われないこと
を保証するために重要である。同じ優先順位のチャンネ
ルの間では、スケジューラ１１２はサービスを順繰りに
割当てる。 スケジューラ１１２がサービスを行う新しいチャンネル
を選択する各状況（すなわち少なくとも１つのサービス
要求が保留中であって現在いずれのチャンネルもサービ
スされていない）はタイム・スロット境界と呼ばれる。 スケジューラ１１２によって使用される別画は、各７つ
の使用可能なタイム・スロットの内４つを高位の優先順
位に設定されたチャンネルに割当てられ、７つの内２つ
が中位の優先順位に設定されたチャンネルに割当てられ
、７つの内１つが低位の優先順位のチャンネルに割当て
られる。使用されている特定のシーケンスは、高位、中
位、高位、低位、高位、中位、高位である。もしタイム
・スロット境界において該当する優先順位のチャンネル
に保留中のサービス要求がなければ、スケジューラ１１
２は下記の計画に従って次の優先順位に進む。高位−中
位−低位、中位−高位−低位および低位−高位−中位。 スケジューラ１１２中には、−８チャンネルに対するサ
ービス要求ラッチがあり、これはいずれのタイプのサー
ビス要求がそのチャンネルに対して保菌された場合でも
必らずセットされる。このラッチは、タイム・スロット
がそのチャンネルに対し割当てられた場合、スケジュー
ラ１１２によってクリアされ、サービスが終了するまで
再びアサートされることはない。これは、スロット間に
アイドル状態が無く他のチャンネルがベンディングのサ
ービス要求を有しているならば、いずれのチャンネルも
２つの連続°したタイム・スロットに割当てられないこ
とを意味する。 同じ優先順位のチャンネルの場合、いずれかのチャンネ
ルが２度サービスを受ける前に、スケジューラ１１２は
、サービスを要求する全てのチャンネルにサービスが受
けられることを保証する。 同じ優先順位のチャンネルのグループでは、番号の一番
低いチャンネルが最初にサービスを受ける。 勿論、限定された処理資源へのアクセスの要求が競合す
る場合の優先権の割当て計画は、周知のものでありこれ
は幅広く変化する。多くの他のこのような計画が今ここ
で述べた計画に代替することが可能である。ここで開示
した計画は、タイマ・システムにとっては有利なもので
あると信じられるが、その理由は、こらが優先順位の最
も低い要求に対してさえサービスを保証するからである
。 パラメータＲＡＭ１１４は、１６個のタイマ・チャンネ
ルの各々に対して各１６ビツト幅の６個のパラメータ・
レジスタによって構成され、合計１９２バイトのＲＡ　
Ｍを有する。パラメータＲＡＭ１１４は、ホストＣＰＵ
とサービス・プロセッサの両方がその中で読出しおよび
書込みを行うことができるという意味で「デュアル・ア
クセス」でおるが、これらの内の１つしか一時にアクセ
スすることができない。アドレス・マルチプレクサ１２
２とデータ・マルチプレクサ１２３は、サービス・プロ
セッサとホスｔ−ＣＰｔＪのいずれがアクセスを行うか
を選択する。ここで図示していない属性［〕シシラが実
際にはいずれのバス・マスクがアクセス可能かを決定す
る。アドレス・マルチプレクサ１２２は、アドレス・レ
ジスタ８０からおよびパラメータＲＡＭアドレス・バス
１１１を介してＢＩＵ２２からアドレスを受取るために
接続される。データ・マルチプレクサ１２３は、ＲＡＭ
バス１１０とマルチプレクサ７７に対し双方向に接続さ
れる。パラメータＲＡＭ１１４にアクセスするために、
サービス・プロセッサがアドレスを発生ずる方法は、以
下で本発明に関係する程度に詳しく説明する。しかし、
アドレスはチャンネル・レジスタ８７（第４Ｂ図参照）
の現在の内容を直接基礎としであるいはオフセット値を
加えることによって変更された内容にもとずいて発生で
きることに留意づ−る必要がある。これらのアドレシン
グ・モードは、ぞの中でバラメークＲΔＭのアドレスが
現在のチャンネルに関連して特定されるが、サービス・
プロセッサによる実行を意図するプリミティブを作成す
る際に極めて大きなフレキシビリイテイを提供する。 パラメータＲＡＭ１１４の設計に際して他の重要な面と
して、干渉性の問題がある。も（ノホストＣＰＵが、例
えば、チャンネルＯによって使用づ−るためパラメータ
ＲＡＭ１１４に幾つかのパラメータを書込んでいるプロ
セスにあれば、全てではないが若干のパラメータが書き
込まれた後、サービス・プロセッサによって実行された
サービス・ルーチンはこれらのパラメータを使用できな
いことということが大切である。マルチ・パイ１〜では
、逆の方向、づ−なわち、サービス・プロセッサーから
ボスｌ−ＣＰ　ｔＪに転送されているパラメータに同様
の問題が存在する。干渉性の問題を処理する方法には、
技術上周知の多くの異なった方法がある。 完全を則するため、好適な実施例で使用される干渉性に
対応する別画を以下で要約して説明する。 パラメータＲΔＭ１１４を偶成する］６ビツト・ワード
の１つ、この場合、チャンネル０のパラメータ・レジス
タ５と指定されたワード（第２Ｂ図参照）は、干渉デー
タ制御レジスタ（ＣＤＣ：ｃｏｈｅｒｅｎｔ　ｄａｔａ
　ｃｏｎｔｒｏｌ　）として使用されるように指定され
る。このレジスタのビット１５はセマフォ・ピッＩ−（
ｓｅｍａｐｈｏｒｅ　ｂｉｔ）として使用される。 サービス・プロセッサまたはホストＣＰＵのいずれかが
パラメータＲＡＭ１１４にアクセスすることを希望する
場合、このセマフォ・ビットが先ずヂエックされ、もし
これがセットされているならば、セマフ４・ヒツトがク
リアされるまで、干渉データ（ｃｏｈｅｆｅｎｔ　ｄａ
ｔａ）の転送に使用されるこれらのロケーションに対す
るアクセスは保留される。 可能なバス・マスクの１つが干渉転送（ｃｏｈｅｒｅｎ
ｔｔｒａｎｓｌ’ｅｆ）を行うことを希望ずれば、これ
は先ずセマフォ・ビットをセラ］・シ、次にこの転送を
実行し、次にこのセマフォ・ビットをクリア１′る。 この１１画が実行されることを知るため、ホス１−ＣＰ
Ｕとサービス・プロセッサとの両方ににつて実行される
プログラムを古くことはプログラマに委ねられている。 （でット１４は、３つまたは４つのパラメータ（各１６
どツト）が干渉的に転送されるべきであることを指示す
るモード・ピッｌ〜である。もし３つのパラメータが転
送されるべきであれば、チャンネル１のパラメータ・レ
ジスタ０−２として指定されたワードが保護されたロケ
ーションとして使用される。も１ノ４つのパラメータが
転送されるぺぎてあれば、チャンネル１のパラメータ・
レジスタ３がまた使用される。 好適な実施例で使用される干渉性に対１゛る別画のこれ
以上の詳細はここでは重要でないが、その理由は、その
問題とその可能な解決法の多くが、当業者にとって周知
のもであるからである。 プリミティブ選択レジスタ１１５は、上述した４個のチ
ャンネル・プリミティブ選択レジスタによって椙成され
る。これらのレジスタは、ＲＡ　Ｍバス１１０に対し双
方向に接続され、また線８６からサービスを受けている
チャンネ・ルを示す入力を受ける。チャンネル・プリミ
ティブ選択レジスタの出力は、マイクロエンジンのプリ
ミティブ選択・ロジックに与えられる。 ホスト・サービス要求レジスタ１１６は、上述した２つ
のホスト・サービス要求レジスタによって構成される。 ホスト・サービス要求レジスタ１１６は、ＲＡＭバス１
１０と双方向に接続され、サービス・バス１２０に１６
ビツトの出力を与える。上述したように、ホスト・サー
ビス要求レジスタ１１６は、現在サービスを受けている
チャンネルを指示するスケジューラ１１２から入力を受
け取る。更に、ホスト・サービス要求レジスタ１１６は
、ブランチＰＬＡ４１から入力を受取り、これに出力に
導出す。 第４Ｄ図のどこにも示されていない残りのレジスタは、
単にシステム・レジスタとして特徴づけられ、ブロック
１１３で示される。このグループに含まれるものには、
ブランチＰＬＡ４１に入力を与えるホスト・シーケンス
・レジスタがある。 モジュール・コンフィギユレーション・レジスタ、モジ
ュール・テスト・レジスタおよび位相割込みイネーブル
・レジスタのような他のレジスタは、割込み発生ロジッ
クのようなここに図示されていないタイマ・ロジックの
部分に出力を与える。 本発明を実現するために必要な範囲で第４Ｄ図に示すホ
スト・インターフェースとスケジューラ部分の詳細な特
徴と動作が以下で更に十分に説明されるであろう。 明らかなように、第４Ａ図−第４Ｄ図に示す装置は、開
示しているシステムと同程度に複雑なシステムの可能な
各論理回路構造を必ずしも含めることができない。しか
し、開示したタイマの全体の構造と機能は、説明した装
置から当業者にとって明らかである。 第５図は、単一のタイマ・チャンネルの制御ハードウェ
アを示す。好適な実施例では、１６個のタイマ・チャン
ネルの各々は、１つおきにあらゆる点で絶対的に同一の
ものである。［チャンネル直交性Ｊ　（ｃｈａｎｎｅｌ
　０ｒｔｈＯＣＩＱｎａｌｉｔ１１１）と呼ぶこのシス
テムの特徴の１つの重要な面であるこの特徴は、１つの
チャンネルによって実行される全てのは能が、他のいず
れのチャンネルによっても実行することができることを
意味する。したがって、第５図に示すハードウェアは、
以下で特に述べる項目を除いて、好適な実施例の１６個
のチャンネルの各々に対して同一のものである。 各タイマ・チャンネルのイベント・レジスタ１３０は、
捕捉レジスタ１３１、マッチ・レジスタ１３２および同
等以上比較器１３３によって実際に構成される。捕捉レ
ジスタ１３１は、転送ゲート１３４を介してＥＲババス
接続され、捕捉レジスタ１３１の内容がＥＲババス上ロ
ードされるのを可能にする。マッチ・レジスタ１３２は
、転送ゲート１３５を介してＥＲババス対し双方向に接
続される。捕捉レジスタ１３１は、転送ゲート１３６に
よってＴＣＲＩバスまたはＴＣＲ２バスのいずれかから
ロードされる。同じ転送ゲート１３７は比較器１３３へ
の一方の入力がＴＣＲ１バスであるかＴＣＰ２バスであ
るかを制御する。 比較器１３３に対する他方の入力は、常にマッチ・レジ
スタ１３２である。 第５図に示す装置の他端において、このタイマ・チャン
ネルに関連するピン１４０は、ピン制御ロジック１４１
のブロックに接続される。ビン制御ロジック１４１は、
ピン１４０が入力タイマ用のピンとして構成されるかま
たは出力タイマ用のピンとして構成されるかを決定する
。ピン１４０が入力用のタイマのピンとして構成される
場合、ピン制御ロジック１４１は捕捉イベントをトリガ
する目的のために、正方向に向から遷移、負方向に向か
ら遷移またはいずれかの遷移を認識できるように構成す
る。出力用に構成された場合、ピン制御ロジック１４１
は、マツチ・イベントの発生によって、論理高レベルま
たは論理低レベルを発生し、またはレベルの変化即ちト
グルするようにプログラムすることができる。更に、マ
ツチ・イベントの発生に関係なく、上述した３つの可能
性のいずれかを強制的に発生させることが可能である。 サービス・プロセッサは、状態制御（それによってピン
の状態が「強制コされる）、動作制御（それによって検
出されるべき遷移または光年すべぎレベルが選択される
）および方向制ｔｉｌｌ　（それによつでビンが「入力
」または「出力」として構成される）入力を介してビン
制御ロジック１４１に対する制御を行い、その状態を状
態出力によって監視することができる。 遷移検出ラッチ１４５は、ビン制御ロジック１４１から
の入力を受取るために接続される。ビン１４０における
特定の遷移がロジック１４１１こよって検出された場合
、およびもしビンが入力用に構成されている場合、ラッ
チ１４５がセラ］・される。ラッチ１４５は、マイクロ
コードの制御下でサービス・プロセッサによってクリア
または二ゲートされる。以下で更に説明する一定の状況
下では、遷移検出ラッチ１４５は連続的にニゲートされ
る。 マツチ認識ラッチ１５０は、ビン制御ロジック１４１に
入力を与えるために接続される。もし、マッチ・レジス
タ１３２の内容がＴＣＲバスの選択された１つの状態と
「マツヂコし、かつその他の論理的条件が満？されれば
マツチ認識ラッチ１５０はセラ１−される。このことが
発生し、かつもしビン１４０が出力用に＠成されていれ
ば、選択された遷移がビン制御ロジック１４１によって
ビン１４０に発生（−る。マツチ認識ラッチ１５０は、
マイクロコードの制御下でサービス・プロセッサによっ
てニゲートされる。 遷移検出ラッチ１４５の出）〕は、第１０Ｒゲー１−１
４６と第１ＡＮＤゲート］４７の入力に接続される。Ｏ
Ｒゲート・の他方の入力は、マツチ認識ラッチ１５０の
出力である。ＯＲゲート１４６の出力は、捕捉イベント
・ロジック１４Ｂに接続される。捕捉イベン１−・ロジ
ック１４８は、また２つのカウンタの−・方（タイム・
ベース制御井２）を示す制御１３号を受取る。捕捉イベ
ント・ロジック１４８の出力は、転送ゲート１３６に接
続される。ＯＲグー１−１４６の出力がアクティブにな
ると、捕捉イベント・ロジック１４Ｂは、タイム・ベー
ス制御＃２にしたがって、ＴＣＲ１バスまたはＴＣＲ２
バスの現在の値を捕捉レジスタ１３１にロードさせる。 明らかなように、捕捉イベントは、遷移の検出またはマ
ツチ・イベントのいずれかににつてトリガされる。 ＡＮＤゲート１４７の他方の入力は、サービス・プロセ
ッサの制御下にある制御信号ＭＴＳＲＥ［マツチ／遷移
サービス要求イネーブル（Ｈａｔｃｈ／丁ｒａｎｓｉｔ
ｉｏｎ　　５ｅｒｖｉｃｅ　　Ｒｅｑｕｅｓｔ　　Ｅｎ
ａｂｌｅ）］である。ＡＮＤゲート１４７の出力は、Ｔ
ＤＬ［遷移検出ラッチ（Ｔｒａｎｓｉｔｉｏｎ　Ｄｅｔ
ｅｃｔ　Ｌａｔｃｈ　）　］と呼ばれる制御信号であり
、サービス・プロセッサのブランチＰＬＡに接続される
と共に第２ＯＲゲート１４９の１つの入力を構成する。 ＯＲゲート１４９の出力は、図示のチャンネルに対する
サービス要求信号であると考えてもよい。 第２ＡＮＤゲート１５１は、マツチ認識ラッチ１５０の
出力に接＠された第１人力とＭＴＳＲＥ制御信号に接続
された第２人力を有する。ＡＮＤゲート１５１の出力は
、ＭＲＬ［マツチ認識ラッチ（）ｉａｔｃｈ　Ｒｅｃｏ
ｇｎｉｔｉｏｎ　Ｌａｔｃｈ　）　］と呼ばれる制御信
号を構成しサービス・プロセッサのブランチＰＬＡに接
続されるととも（、：ＯＲゲート１４９の入力でもある
。 インバータ１６２は、ＭＴＳＲＥ制御信号に接続された
入力とＯＲゲーｔ”１６３の一方の入力に接続された出
力を有する。ＯＲゲート１６３の他方の入力はサービス
・プロセッサからの制御信号であり、遷移検出ラッチ１
４５をニゲ−１−にする。 ＯＲゲート１６３の出力は、ｉセ移検出ラッチ１４５の
クリアまたはリセット入力に接続される。 ＴＤＬおよびＭＲＬから以外のＯＲグー１−１４９に対
する２つの入力は、ポスト・サービス要求ラッチ１５３
およびリンク・サービス要求ラッチ１５４の出力である
。これらはいずれもタイマ・チャンネルのハードウェア
内に物理的に位置していないが、より正確にはスケジュ
ーラ内に位置しているものと考えることができる。ＯＲ
グー１−１４９は、第４Ｄ図のスケジューラ１１２内に
位置していると考えてもよいが、その出力は、このチャ
ンネルに対するサービス要求信号である。 第３ＡＮＤゲート１５５は、マツチぼ識ラッチ１５０の
入力に接続された出力を有する。ＡＮＤゲート１５５の
第１人力は、インバータ１５６の出力であり、このイン
バータ１５６の入力は遷移検出ラッチ１４５の出力に接
続される。ＡＮＤゲート１５５の第２人力は、マツチ認
識イネーブル・ラッチ１５７の出力であり、このラッチ
はマツチ認識ラッチ１５０の出力とイベント・レジスタ
書込み制御信号に接続された入力を有する。ＥＲ書込み
制御信号は、また転送ゲート１３５を制御する。ＡＮＤ
ゲート１５５の第３人力は、比較器１３３の出力である
。ＡＮＤゲート１５５の第４人力は、ＮＡＮＤゲート１
６０の出力である。 ＮＡＮＤゲート１６０の一方の入力は、マツチ・イネー
ブル・ラッチ１６１の出力である。マツチ・イネーブル
・ラッチ１６１は、１６個全てのタイマ・チャンネルの
間で共有され、いずれかの１つのチャンネル制御ハード
ウェア内に位置しているものとして考えることは適当で
ない。ＮＡＮＤゲート１６０の他方の入力は、図示のチ
ャンネルが現在サービス・プロセッサによってサービス
されていることを示す信号である（すなわち、この信号
は第４Ｂ図のチャンネル・レジスタの復号化出力から得
られる）。マツチ・イネーブル・ラッチ１６１は、サー
ビス・プロセッサによるいずれかのチャンネルに対する
サービスの開始時点すなわちタイム・スロット境界での
セット信号によってセットされる。したがって、デフォ
ルト状態とはサービスを受けているチャンネルに対して
マツチが禁止されることである。エントリ・ポイント中
のイネーブル・ビットあるいはマイクロプログラム・カ
ウンタの初期値は、タイム・スロットに対しυｊ当てら
れるチャンネルのためのサービス・プログラム用である
が、もしそれがセットされているなら、マツチ・イネー
ブル・ラッチ１６１がクリアされる。マイクロエンジン
がアイドル状態であれば、いつもこのマイクロエンジン
からのマツチ・イネーブル信号がまた存在し、その結果
、サービス・プロセッサがアイドル状態である間に、チ
ャンネルの見出しがたまたまチャンネル・レジスタ８７
の内容に対応するチャンネルに一致するために、照合が
偶然に禁止されることはない。 マツチ認識イネーブル・ラッチ１５７とマツチ・イネー
ブル・ラッチ１６１の詳細な機能は、本発明と関係する
範囲で以下さらに説明される。しかし、要約すれば、マ
ッチ・レジスタ１３２がサービス・プロセッサによって
書き込まれるまで、マツチ認識イネーブル・ラッチ１５
７は次の照合を無視することによって単のマッチ・レジ
スタ値に対する複数の照合を防ぐ動作を行ない、そして
もしそのような照合が実行中のプリミティブによって特
にイネーブルされないなら、マツチ・イネーブル・ラッ
チ１６１は現在サービス中のチャンネル上、に照合が発
生するのを無効にするように動作する。 説明の行なわれているチャンネル・ハードウェアの重要
な特徴は、比較器１３３の性質である。 上述したように、これは同等以上比較器である。 この論理的な機能は、正の整数の組のような一連の無限
数の概念で容易に理解することができるが、しかし有限
の長さのフリーランニング・カウンタを使用することに
よって示されるモジュロ演算との関係ではそれほど明確
ではない。ＴＣＲは両方とも独自りＯツクであるかのよ
うに、時間をカウントする。これらのクロックの周期は
、それらのクロック入力の周波数によって決まるが、し
かしいずれも好適な実施例では２１６の異なった状態を
有している。これらの状態は００００（１６進法）から
ＦＦＦＦ（１６進法）にわたっている。いずれのカウン
タも、ＦＦＦＦ（１６進法）のカウントからインクリメ
ントされた場合、ｏｏｏ。 （１６進法）に単純に進む。特定のマッチ・レジスタの
値が現在のＴＣＲの値（クロックの手の前方）を超える
かどうかまたは現在のＴＣＲの値（クロックの手の後方
）未満であるかどうかを判定しようとする場合、概念上
の困難が発生するが、その理由は、いずれの場合でも、
ＴＣＲの値（クロックの手）が最終的にマッチ・レジス
タの値に追い付きこれを通過するからである。 比較器１３３に対して選ばれた同等以上という定義は下
記の通りである。クロックの手が回るに連１′（、てこ
の手の直ぐ前１こあるタロツクの而の半分は、現在の時
間より進んでいると定義され、このクロックの面の他の
半分は、現在の時間よりも遅れていると定義される。ざ
らに正確にいえば、もしマッチ・レジスタの値が選択さ
れたＴＣＲの値に対（〕て８０００（１６進）以下の負
でない１６進数値を加えることによつＴ得ることができ
ればにの加算は、通常のモジコＤＦＦＦＦプラス１（１
６進）演算にしたがって行われる）、そのときこの選択
されたＴＣＰの値はマッチ・レジスタの値と同等以上で
はないといわれる。この関係が真である限り、比較器１
３３は出力を発生しない。 もしこの関係が真でなければ、この選択され１こＴＣＲ
の値はマッチ・レジスタの値１こ対して同等以上である
といわれ、比較器１３３はその出力をアサ−１−する。 もしマッチ・レジスタの値がマッチ・レジスタ１３２に
書込まれ、この選択されたＴＣＨの値が既にマッチ・レ
ジスタの値に対１ノで同等以上であれば、比較器１３３
は直ちにその出力を７サーＩ・−する。このことは重要
であり、その結甲、ビン１４０からの出力は照合は能）
によって１゛−リガされるべきであり、サービス・プロ
セッサが比較値マツチ・１ノジスタ１３２に「非常に遅
くなってから」書込んだために「失われる」が、ビン１
４０からの出力は遅れて実行され、完全に失われるわけ
ではない。 従来技術のタイマは、−船釣に同等な比較器を使用し、
その結采、このタイマを使用するために書込まれたソフ
）・・ウェアは照合値を書込む前に、ＴＣＲ値が大き過
ぎないかを先ずチエツクしなければならない。本発明に
よるタイマ・チャンネルの上述（）た揚重性はこの問題
＠経用（）でいる。 」二連した同等以上の比較機能を８０００（１６進）Ｊ
ス外の値で定義することが可能である。この数字は、８
０００（１６進）が使用している１６ヒツＩ−カウンタ
のＦＦＦＦ（１６進）の全体の幅の１／２であるために
この好適な実施例で選ばれている。これによって、ＴＣ
Ｒの全範囲の半分に等しいサイズの「窓」が効率的に生
みだされ、照合値が即時の出力を導出しないでＴＣＲへ
古き込まれる所定の用途に対して選択されＩこ特定の数
は、使用されているカウンタの全範囲と所望の窓のサイ
ズによって決まる。 （以下余白） 開示の装置番：、よって、完全に直交する１６個のタイ
マ・チャンネルが捉供される。８チＶンネルは、全ての
供給可能なタイマ機能を実行づ−る能力を有し、いずれ
の機能も供給可能な２つのタイマ基準信号どちらにも対
応可能である。更

【こ、サービス・スケジューラは、全
てのチャンネルを供給された優先レベルのいずれに対し
ても割り当てる能力を有り−る。これらの機能は、しか
し、サービス・プロセッサのチャンネル間通信機能によ
って非常に強化される。サービス・プロセッサのこれら
の貫献がなければ、装置かなお直交していても、サービ
ス・プロセッサによって実行されるプリミティブ（ｐｒ
ｉｍｉｔｉｖｅｓ）の展開は非常に柔軟性のないものに
なるだろう。 チャンネル間通信機能の原理は、第４図、特に第４ｂ図
を参照することによって最も良く理解することができ、
この第４ｂ図は、実行ユニツ１へと呼７５−リ−−ビス
・プロセッサの部分を示す。これらの機能に最も密接に
関連する好適な実施例のサービス・プロセッサのこれら
の能力は、マイクロ・コードの実行くチャンネル変更機
能）を妨げることなく、現在サービスを受けているチャ
ンネルを変更する能力、伯のチャンネルに対するサービ
スのスケジュールを立てることに対する特別のタイプの
サービス要求を発生させる能力（チャンネル接続機能）
、およびこれらおよび他の機能を対応しているチャンネ
ルが絶対チャンネル番号によるのではなく、現在のチャ
ンネルに対して特定される「相対モード」で実行する能
力（チャンネル関連モード）である。 動作上正常なモードと考えられるものにおいて１、サー
ビス・プロセッサは、スケジューラ１１２によって決定
された順序で、同時に１６チヤンネルに対してサービス
を行う。サービス・プロセッサが現行チャンネルに関連
するマイクロコード・プログラムの実行を完了した場合
、マイクロ命令デコード・ロジック３９の出力は、この
完了したという事実をスケジューラ１１２に指示する。 スケジユーラ１１２は、サービスを受ける次のチャンネ
ルを特定する４ビツトの値を線８６に載置するごとによ
って応答する。この値は、マルチプレクサ８５を介して
チャンネル・レジスタ８７に記憶される。同時に、サー
ビス・プロセッサは、新しいチャンネルにサービスを行
うために実行されるべきプリミティブの第１マイクロ命
令の位置決めを行うためにいずれの入力点、または開始
アドレスを使用するかを決定する。−度この入力点が決
定されると、サービス・プロセッサは所望のプリミティ
ブの実行を開始する。 いずれのチャンネルが現在サービスを受けているかを決
定するのは、チャンネル・レジスタ８７の内容である。 チャンネル・レジスタ８７の内容は、線８９を介してチ
ャンネル制御ハードウェアの制御ロジック１０１へ供給
される。この値は、復号され、サービス・プロセッサか
ら受け取った制御信号によって、１６チヤンネルのいず
れを作用させるべきかを決定するために使用される。チ
ャンネル・レジスタ８７の内容は、線８７を介してマル
チプレクサ７９にも供給され、パラメータＲＡＭ１１４
用のアドレスの一部を形成する。この部分によって、パ
ラメータＲＡＭ１１４の内容をまた１６の部分に論理的
分割する機構が設けられ、各々の部分は１６個ののタイ
マ・チャンネルの１つに関連する。パラメータＲＡＭ１
１４は、第２Ｂ図を参照して上述したチャンネル・パラ
メータ・レジスタに対応する。 上述のチャンネル変更機能およびチャンネル接続機能は
、ある種のタイミングの問題を解決するためには協同方
式で２チャンネル以上の資源を利用することが必要でお
るとの認識から生じる。例えば、１つのチャンネルにお
いて捕捉イベントが発生することに対応して、その他の
幾つかのチャンネルでてマツチング・イベントを設定す
ることが望ましい。したがって、捕捉を発生したチャン
ネル用のサービス・プログラムは、直接的にまたは間接
的にこれらの他ののチャンネルに対する効果を有するこ
とができなければならない。 チャンネル変更機能によって、サービス・プロセッサに
よって実行中のサービス・プログラムが、プログラムの
実行にいかなる割り込みを加えることなく、サービスさ
れているチャンネルの番号を直接変更することができる
機構が提供される。ここに含まれる機構には、マルチプ
レクサ８５およびそのＡバス６０への接続がある。マル
チプレクサ８５は、マイクロ命令復号ロジック３９の出
力によって制御され、Ａバス６０の１６ビツトの内４つ
から得られた値をチャンネルレジスタ８７に加えること
ができる。この値のソースは、データをＡバス６０に載
置できるソースであればいずれのソースであってもよい
。したがって、新しい値をチャンネル・レジスタ８７に
加えることによって、サービス中のチャンネルの見出し
を直接変更する命令をマイクロプログラムに含めること
が可能である。マイクロ命令のシーケンス中の割り込み
は必要でない。チャンネルの変更を実行するマイクロ命
令に続いて、全ての制御信号は、古いチャンネルではな
くて新しいチャンネルに向けられ、パラメータＲＡＭ１
１４に対するアクセスは新しいチャンネルに関連するロ
ケーションををアクセスする。 チャンネル接続機１１Ｌは、１つのチャンネルからのサ
ービス要求に応答して実行中のマイクロプログラムに現
在のヂ１−・ンネルを含む１６ヂ１７ンネル全てに対し
てサービス要求を発生させるＯＬ力を与えるにれの機能
の実行には、リンク・レジスタ８８およびこれのＡバス
６０Ｊ５よびスケジューラ１１２への接続が含まれる。 上述のチャンネル変更機能の場合と同様に、サービス・
プロｔ？ツリーによって実行可能な１つ以上のマイクロ
命令は、リンク・レジスタ８８にがＡバス６０から得た
値を加える効果を有する。チャンネルに対する接続サー
ビス要求をスケジューラするために、マイクロプログラ
ムは単にこれら命令の１つを実行するが、勿論これはＡ
バス６０の適当なｌ【ツト・に所望の値を載置（）た後
である。この値は、リンク・レジスタ８Ｂから１（号器
８９に供給され、これによって線９０を介してスケジュ
ーラ１１２へ供給され、他の全てのサービス要求と同様
にスケジューラ１１２によって取り扱われる。指摘した
ように、リンク・レジスタ８Ｂは、またマイクロエンジ
ンに接続されている。チャンネルか、接続ザーげス要求
の結果としてのり一−ビス（Ｊ対してスケジューラされ
ている事実は、入力点選択処理の一部として使用される
チャンネル状態の１つであり、またブランチＰＩＡ４１
へ適用可能なブランチの状態でもある。上述のチャンネ
ル変更機能の場合と同様（：、、リンク・レジスタ８Ｂ
加えられている値のソースは、そこからデータをＡバス
６０に載置できるものであればいずれのソースであって
もよい。 チャンネル接続機能の特定の用途によって、マイクロ命
令の特に長いシーケンスを幾つかのより短いシーケンス
【こ分解することができる。このシーケンスは、現在勤
作中でその後終了される同じチャンネルに対して接続サ
ービス要求を行うことができる。チャンネルが再びり一
−ビスのためにスケジコールされた場合、マイクロプロ
グラムは継続１″ることができる。この機構によって、
マイクロ１目グラムの長いシーケンスを全部−度に実行
した場合にスケジュールされるよりも早くサービスを必
要とする他のチャンネルをスケジコールすることができ
る。 チャンネル関連モード機能には２つの面があり、その内
の第１は、関連モードでチャンネル変更および接続機能
の両りを行う能力である。換言覆−れば、Ａバス６０か
らチャンネル・レジスタ８７またはリンク・レジスタ８
８のいずれかに加えられた値は、チャンネル・１ノジス
タ８７の現在の値にオフセラ１−値を加えることにより
引き出すことが可能である。サービス・プロセッサによ
って実行可能な少なくと（）１つのマイクロ命令は、チ
ャンネル・レジスタ８７の内容が線２０１を介してＡバ
ス６０に載置されることを命令するコードを含んでいる
。この値が一度Ａバス６０に載置されると、これはＡＵ
７１によって処理されることができる。代表的な例では
、即１１４ビット領域（即ら、マイク目命令自身の部分
）の内容がチャンネル・レジスタ８７から冑られた値に
加えられ、結果はＡバス６０へ戻される。この処理され
た値は、」−連のチ’＜ｒ−７ネル・レジスタ８７また
はリンク・レジスタ８Ｂいずれにに戻して加えることも
できる。 明らかに分かるように、このことは、チャンネル変更ま
たはチャンネル接続機能のいずれかを、絶対的ではなく
、現在のチャンネル１．Ｔ対して特定された「行先」チ
ャンネルで実行する効果を有する１゜この関連モードで
、チャンネル状態またはチャンネル接続機能を実行する
能力は、サービス・プロセッサで実行されるために古か
れたマイクロプログラムの柔軟性を非常に増大させる。 マイクロプログラムは、いずれの特定のチャンネルまた
はチャンネルのグループからも独立して占くことができ
る。例えば、連続づ−６４つのグループか、チ〜・ンネ
ル変更またはそれらの間の接続のいずれかによってエン
ジン制御器のスパーク・タイミングとして使用されるべ
きであると、マイクロコードはいずれのチャンネルのグ
ループが使用されたかに拘らず書き込まれることができ
る。 なお、チャンネル接続機能は、関連するモードで使用さ
れる場合、長いマイクロ命令のシーケンスを非常に使用
（）易く分割する機）黄と（）て上述した自己接続機能
を利用するが、その理由は、マイクロコードはリンクを
作っている絶対チャンネル番号を「知る」必要がないか
らである。 関連モードの第２の面は、関連する形、すなわち、チャ
ンネル・レジスタ８７の現在の内容に基づいて、パラメ
ータＲＡＭ１１４にアドレスを発生する能力である。マ
ルチプレクサ７９は、マイクロコードに制御されて、種
々の入力を選択して７ビツトのアドレスを作成し、これ
をアドレスするパラメータＲＡＭ１１４で使用するため
にレジスタ８０に載置する。このアドレスは、マイクロ
命令復号ロジック３９の出力から得られた単独の７ビツ
ト領域で構成することが可能でり、これは単にマイクロ
命令自身の１ビツト領域であった。 このようなアドレスは、パラメータ・レジスタのアドレ
スされているチャンネルがマイクロ命令の即時領域の値
によって固定されているという意味で絶対的である。 マルチプレクサ７９によって作られるアドレスは、マイ
クロ命令復号ロジック３９の出力から得られた３ビツト
領域と連結したチャンネル・レジスタ８７から得られる
４ビツト領域によって構成することがまた可能である。 この場合、このアドレスは、パラメータＲＡＭ１１４中
の６つのパラメータ・レジスタの１つをアクセスするこ
とに限定され、このＲＡＭ１１４は、３ビツト領域によ
って指定される特定のレジスタと共に、現在サービスさ
れているチャンネルと関連している。このタイプのアド
レスは相対的であるが、その理由は、６つの可能性のあ
るパラメータ・レジスタの特定の１つのみが、チャンネ
ルレジスタ８７によって供給されるチャンネルの識別と
共に、マイクロ命令自身の中で指定される必要があるか
らである。 したがって、例えば、特定の値を得るために、パラメー
タ・レジスタ番号３をアクセスするマイクロコードを書
くことができ、このコードはいずれのチャンネルでも変
更なしに実行可能である。 マルチプレクサ７９によって作られたアドレスは、また
マルチプレクサ４０の出力から得られた３ビツト領域と
連結した４ビツトのチャンネル・レジスタ領域によって
構成することが可能である。 このモードは、パラメータをパラメー、夕・プリロード
・レジスタ７５にプリロードするための各シーケンスの
最初のマイクロ命令の期間のみで使用され、これ以上こ
こでは関連しない。 マルチプレクサ７９によって作られるアドレスは、また
０１０Ｂレジスタ７８から得られた７ビツトを選択する
ことによって得ることができる。 このモードをパラメータＲＡＭ１１４をアドレスるため
に使用するには、先ずアドレスを計算し、それをＤＩＯ
Ｂレジスタ８７中に載置する。これは、先ずチャンネル
レジスタ８７の内容をＡバス６０に載置し、次にＢバス
６１を介して、または他のソースから即時値データとし
て得られた・チャンネル・オフセットを加えるためにそ
の値で動作させ、次にこの結果をＤＩＯＢレジスタ７８
に加えることによって達成される。次に、この値はマル
チプレクサ７９によって選択される。この方法で作られ
たアドレスは、またマイクロコードがパラメータのアク
セスされているチャンネルの識別に対して特定されない
という意味において相対的である。例えば、マイクロコ
ードは、現在チャンネルに２を加えたもとして識別され
るチャンネルのパラメータ・レジスタ番号３がアクセス
されるもとして特定することができる。このコードは、
いずれのチャンネルでも実行可能である。 明らかに分かるように、パラメータＲＡＭ１１４をチャ
ンネルに関連してアドレスするようにすると、サービス
・プロセッサの柔軟性が大ｌ】に増加する。上に示した
タイミングをスパークする例では、例えば、１つのチャ
ンネルで発生した結果を、他のチャンネルのイベントの
タイミングの計算に使用するためのパラメータとして使
用することが望ましい。これは、チャンネルに関連した
アドレスを行わなくても可能であるが、結果として得た
マイクロプログラムは、１６チヤンネルの内の特定のチ
ャンネルを動作させることを強制される。チャンネルに
関連したアドレスを行うことで、マイクロプログラムは
、いずれのチャンネルが使用されているかに関係なく書
かれることが可能である。 １６ヂＶンネルを直交さぜる」二連の実施例の特定の特
徴は、１）マツチングおよび捕捉機能ｔこ使用する２つ
の適用可能なタイマ基準信号（ＴＣＲ値）のいずれかを
独立に選択する能力、２）１６チトンネル仝てがその能
力１．７１　ｆ；いて全く同一であるという事実、３）
各チャンネルに対して他の全てのチャンネルと独立して
サービスのスケジューラを立てる場合、スケジＪ−ラの
使用する優先レベルを選択する能力、および４）各ヂ髪
・ンネルに対する専用ピンである。上述の装置の柔軟性
に大きく４献する特徴には、チトンネル変更機能、ヂＸ
・ンネル接続機能およびチャンネル関連モードのような
開示したサービス・プロセッサのチャンネル間通信機能
が市る。コードが特定の機能を実行するために割り当て
られた特定のチャンネルと無関係になるという意味にお
いて、これらの特徴は、サービス・プロセッサによって
実行されるため占かれたマイクロコードを直交させる。 本発明は特定の実施例に関して図示され説明されたが、
これに対する種々の変形と変更は当業者にとって明らか
でｄうり、それらは本発明の精神と範囲内にあるもので
ある。

【図面の簡単な説明】

第１図は、シングルチップ・マイクロコンピュータのブ
ロック図であり、この一部が本発明の好適な実施例であ
る。 第２Ａ図−第２Ｂ図は、本発明の好適な実施例を構成す
るタイマのメモリ・マツプを示す図である。 第３図は、好適な実施例のタイマの主要要素を示すブロ
ック図である。 第４Ａ図−第４Ｄ図は、好適な実施例のタイマの構造を
示ず詳細ブロック図である。 第５図は、好適な実施例によるタイマ・チャンネルの描
込を示す詳細ブロック図である。 １０・・・マイクロコンピュータ、１３・・・シリアル
・インターフェース、１２・・・ＩＭＢ、１４・・・記
憶装置、１５・・・タイマ、１６・・・シリアル・イン
テグレーション・モジュール、２０・・・サービス・プ
ロセッサ、チャンネル・・・２１ａ−２１ｐ、２３・・
・サービス・バス、２４・◆・イベント・レジスタ・バ
ス、２４．２５・・・タイマ・レジスタ・カラン１へ・
バス

Claims (1)

1. 【特許請求の範囲】 １、少なくとも２つのタイマ基準信号を発生するタイマ
   基準信号発生手段；ならびに 複数のタイマ・チャンネルであつて、各々が同一であり
   、かつ 入力機能を実行し、前記少なくとも２つのタイマ基準信
   号のいずれかに応答する入力手段、および 出力機能を実行し、前記少なくとも２つのタイマ基準信
   号のいずれかに応答する出力手段、によつて構成される
   複数のタイマ・チャンネル；から成る集積回路タイマ。 ２、当該集積回路を外部回路に接続する複数の端子であ
   つて、該端子の数は前記チャンネルの数と等しく、前記
   チャンネルの各々が前記端子の１つに接続されるところ
   の、複数の端子；および該端子の各々と前記チャンネル
   の各々との間に接続される制御ロジック手段； から更に構成されることを特徴とする請求項１記載の集
   積回路タイマ。 ３、前記複数のチャンネルの各々に接続されこれに対し
   て少なくとも２つの制御信号を供給するサービス・プロ
   セッサ手段であって、前記制御信号のうち第１信号は前
   記入力手段のために前記少なくとも２つのタイマ基準信
   号のうち１つを選択し、前記制御信号のうち第２信号は
   前記出力手段のために前記少なくとも２つのタイマ基準
   信号のうち１つを選択するところの、サービス・プロセ
   ッサ手段； から更に構成されることを特徴とする請求項２記載の集
   積回路タイマ。 ４、前記入力手段が： 前記端子の前記１つにおける論理的遷移を検出する、前
   記制御論理手段内の遷移検出手段；前記遷移検出手段の
   出力と前記制御信号の前記第１信号とに応答し、出力を
   発生する捕捉論理手段；および 前記捕捉論理手段の前記出力に応答し、前記制御信号の
   前記第１信号によって選択された前記少なくとも２つの
   タイマ基準信号の前記１つの値を記憶する捕捉論理手段
   ； から更に構成されることを特徴とする請求項３記載の集
   積回路タイマ。 ５、前記出力手段が： 前記サービス・プロセッサの制御の下に１つの値を記憶
   するマッチ・レジスタ手段； 前記マッチ・レジスタ手段と前記制御信号の前記第２信
   号によつて選択された前記少なくとも２つのタイマ基準
   信号の前記１つとに接続され、前記マッチ・レジスタに
   記憶された前記値と前記少なくとも２つのタイマ基準信
   号の前記１つとの間に所定の関係が存在するときに出力
   を発生する比較器手段；および 前記比較器手段の前記出力に応答し、前記端子の前記１
   つに出力信号を選択的に発生する、前記制御論理手段内
   の手段； から更に構成されることを特徴とする請求項３記載の集
   積回路タイマ。 ６、前記タイマ・チャンネルの各々が、サービス要求信
   号を発生するサービス要求手段から更に構成され；かつ 前記サービス・プロセッサ手段が、 前記タイマ・チャンネルの各々から前記サービス要求信
   号を受け取り、プログラムされた優先計画に従つて前記
   複数のチャンネルの各々に応答し、前記優先計画に従つ
   て前記複数のチャンネルの各々に複数の優先レベルのう
   ちの所定の１つが割り当てられ、前記チャンネルの各々
   が他のいずれのチャンネルに割り当てられた優先水準に
   も依存せず前記優先水準の各々に割当て可能であるとこ
   ろの、スケジューラによって更に構成される；ことを特
   徴とする請求項３記載の集積回路タイマ。 ７、前記タイマ基準信号発生手段が： システム・クロック信号を受け取るクロック手段； 前記システム・クロック信号によつてクロックされる第
   １自走カウンタ；および 前記システム・クロック信号および外部供給信号のうち
   の１つによつてクロックされる第２自走カウンタによつ
   て更に構成される ことを特徴とする請求項１記載の集積回路タイマ。 ８、データ・プロセッサとタイマ回路とによつて構成さ
   れる集積回路であって、 前記タイマ回路が： 少なくとも２つのタイマ基準信号を発生するタイマ基準
   信号発生手段；および 複数のタイマ・チャンネルであって、各々が同一であり
   、かつ 入力機能を実行し、前記少なくとも２つのタイマ基準信
   号のいずれかに応答する入力手段、および 出力機能を実行し、前記少なくとも２つのタイマ基準信
   号のいずれかに応答する出力手段、によって構成される
   複数のタイマ・チャンネル；から成る集積回路。 ９、当該集積回路を外部回路に接続する複数の端子であ
   つて、該端子の数は前記チャンネルの数と等しく、前記
   チャンネルの各々が前記端子の１つに接続されるところ
   の、複数の端子；および該端子の各々と前記チャンネル
   の各々との間に接続される制御ロジック手段； から更に構成されることを特徴とする請求項８記載の集
   積回路。 １０、前記複数のチャンネルの各々に接続されこれに対
   して少なくと２つの制御信号を供給するサービス・プロ
   セッサ手段であつて、前記制御信号のうち第１信号は前
   記入力手段のために前記少なくとも２つのタイマ基準信
   号のうち１つを選択し、前記制御信号のうち第２信号は
   前記出力手段のために前記少なくとも２つのタイマ基準
   信号のうち１つを選択するところの、サービス・プロセ
   ッサ手段； から更に構成されることを特徴とする請求項９記載の集
   積回路。 １１、前記入力手段が： 前記端子の前記１つにおける論理的遷移を検出する、前
   記論理制御手段内の遷移検出手段；前記遷移検出手段の
   出力と前記制御信号の前記第１信号とに応答し、出力を
   発生する捕捉論理手段；および 前記捕捉論理手段の前記出力に応答し、前記制御信号の
   前記第１信号によって選択された前記少なくとも２つの
   タイマ基準信号の前記１つの値を記憶する捕捉論理手段
   ； から更に構成されることを特徴とする請求項１０記載の
   集積回路。 １２、前記出力手段が： 前記サービス・プロセッサの制御の下に１つの値を記憶
   するマッチ・レジスタ手段； 前記マッチ・レジスタ手段と前記制御信号の前記第２信
   号によつて選択された前記少なくとも２つのタイマ基準
   信号の前記１つとに接続され、前記マッチ・レジスタに
   記憶された前記値と前記少なくとも２つのタイマ基準信
   号の前記１つとの間に所定の関係が存在するときに出力
   を発生する比較器手段；および 前記比較器手段の前記出力に応答し、前記端子の前記１
   つに出力信号を選択的に発生する、前記制御論理手段内
   の手段； から更に構成されることを特徴とする請求項１０記載の
   集積回路。 １３、前記タイマ・チャンネルの各々が、サービス要求
   信号を発生するサービス要求手段から更に構成され；か
   つ 前記サービス・プロセッサ手段が、 前記タイマ・チャンネルの各々から前記サービス要求信
   号を受け取り、プログラムされた優先計画に従つて前記
   複数のチャンネルの各々に応答し、前記優先計画に従っ
   て前記複数のチャンネルの各々に複数の優先レベルのう
   ちの所定の１つが割り当てられ、前記チャンネルの各々
   が他のいずれのチャンネルに割り当てられた優先水準に
   も依存せず前記優先水準の各々に割当て可能であるとこ
   ろの、スケジューラによって更に構成される；ことを特
   徴とする請求項１０記載の集積回路。 １４、前記タイマ基準信号発生手段が： システム・クロック信号を受け取るクロック手段； 前記システム・クロック信号によってクロックされる第
   １自走カウンタ；および 前記システム・クロック信号および外部供給信号のうち
   の１つによつてクロックされる第２自走カウンタによつ
   て更に構成される ことを特徴とする請求項８記載の集積回路。 １５、ホスト・データ・プロセッサおよびタイマによつ
   て構成されるシステムであつて、前記タイマは： 前記ホスト・データ・プロセッサとタイマとの間で通信
   を行う第１インターフェース手段；各々が、入力タイマ
   機能を実行する手段および出力タイマ機能を実行する手
   段のうち少なくとも１つによつて構成される複数のタイ
   マ・チャンネル； 前記複数のタイマ・チャンネルに接続され、前記タイマ
   ・チャンネルを順次制御するサービス・プロセッサ手段
   ； 前記サービス・プロセッサに接続され、前記サービス・
   プロセッサ手段の実行する命令を記憶する第１記憶手段
   ； 前記第１インターフェース手段と前記サービス・プロセ
   ッサ手段とに接続され、前記サービス・プロセッサ手段
   とホスト・データ・プロセッサとの制御の下に情報を記
   憶する第２記憶手段；ならびに 前記複数のチャンネルと前記サービス・プロセッサ手段
   とに接続され、前記複数のチャンネルからサービス要求
   信号を受取り、前記サービス・プロセッサ手段によりサ
   ービスされるべき前記複数のチャンネルの１つを選択す
   るスケジューラ手段；から成るシステム。 １６、前記ホスト・データ・プロセッサに接続され、前
   記ホスト・データ・プロセッサの制御の下に情報を記憶
   する第３記憶手段から更に構成される請求項１５記載の
   システムであって： 前記第３記憶手段と前記サービス・プロセッサ手段とに
   接続され、前記ホスト・データ・プロセッサの制御の下
   に、前記第３記憶手段へのアクセスを前記サービス・プ
   ロセッサ手段に対してもたらし、前記サービス・プロセ
   ッサ手段が前記第３記憶手段内に記憶された命令を実行
   するようにする、第２インターフェース手段； から更に構成されることを特徴とする請求項１５記載の
   システム。 １７、前記複数のタイマ・チャンネルが相互に機能的に
   同一であり； 前記スケジューラ手段が、前記ホスト・データ・プロセ
   ッサにより前記第２記憶手段内に記憶された情報に応答
   し、所定数の優先レベルのうちの１つを前記複数のタイ
   マチャンネルの各々に割り当てる手段であって、前記複
   数のチャンネルのいずれか１つに割り当てられた優先水
   準は前記複数のチャンネルの他のいずれに割り当てられ
   た優先水準にも依存しないところの、手段によって更に
   構成される； ことを特徴とする請求項１５記載のシステム。 １８、前記サービス・プロセッサが、 前記スケジューラの制御の下に前記複数のチャンネルの
   １つの識別の指示を記憶するチャンネル・レジスタ手段
   ；および 前記第２記憶手段をアドレスするためのアドレスを発生
   する手段であつて、前記アドレスの一部が前記複数のチ
   ャンネルの１つを識別し、アドレスを発生する当該手段
   は前記チャンネル・レジスタ手段の内容から前記一部を
   得ることができるところの、手段； によって更に構成される ことを特徴とする請求項１５記載のシステム。