JPS5854462A

JPS5854462A - 共有メモリ装置

Info

Publication number: JPS5854462A
Application number: JP15218281A
Authority: JP
Inventors: Yoshihiro Miyazaki; 義弘宮崎; Ryoichi Takamatsu; 良一高松; Takeshi Kato; 猛加藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-09-28
Filing date: 1981-09-28
Publication date: 1983-03-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は共有メモリ装置に関し、特に複数処理装置間の
相Ｕ割込機能を有する共有メモリ装置に関する。従来の
共有メモリは、単に、ＣＰＵからのデータ書込み及び読
出しを行うだけであり、ＣＰＵ間の割込をかけるために
、別にリンケージパスを設ける必要があった。ぜ来の構
成を第１図に示す。第１図において、１は共有メモリ、
２は共有メモリ１に、各処理装置４　（ＣＰＵＩ〜３）
毎に設けられた処理装置接続機構（以下ボートと称す）
、３は各処理装置４に、ボート２に対向して設けられた
共有メモリ接続機構（以下メモリエキスパンダと称す）
、５は各処理装置４毎に設けられた入出力パス、６は入
出力パス５に設けられたパスエクスパンダ、７はホー１
”ｔ　８バリン’ｙ　−シハス、９ｔｕＪンケージバス
コントローラ、１０はシステムコンソール、１１は共有
メモリーＣＰＵ間ケーブル、１２はす／ケージパス−Ｃ
ＰＵ間ケーブル、　　１３ハｌＪ　／’ｙ−シハス〜７
ステムコンソール間ケーブルである。あるＣＰＵから他
のＣＰＵに割込をかけるためには、まず、メモリエクス
パンダ３、共有メモリーＣＰＵ間ケーブル１１、ポート
２を経由して共有メモリ１に割込用のデータをセットし
１次にバスエクスパンダ６に対して入出力命令を発行す
る６人出力命令を受けたバスエクスパンダ６は、リンケ
ージバス〜ＣＰＵ＋ＩＪｉケーブル１２．ポート７、リ
ンケージバス８．ポート７を経由して、相手先ＣＰＵの
バスエクスパンダ６に、その命令を転送し、転送を受け
たパスエクスパンダは、ＣＰＵに対し、他の一般人出力
装置と同様の割込手順により割込を入れる０割込を受け
たＣＰＵは、先に共有メモリ上にセットされた割込用の
データを取込本１割込処理を行う。また。

リンケージバス８にハｓ’　ｌステムコンソール１０が
接続され、各ＣＰＵの状態表示、各ＣＰ・Ｕへの起動、
停止、ＩＰＬ（イニシャルプログラムロード）指令を行
うことができるようになっている。

従来方式では、リンケージバス−ＣＰＵ間ケーブル１２
や、リンケージバス実装用ユニット及び電源が必要なた
め、スペースが余分に必要であり、コストも高くなって
いた。

本発明の目的は、必要スペースを小さくし、コストを安
くした複数処理装置間の相ｑ割込機能を有する共有メモ
リ装置を提供するにある。

本発明の特徴は、共有メモリ側のポート内に。

各ＣＰＵよリセット、リセットが可能な特定のメモリア
ドレスを割付けられた割込フリップフロップ私設け、巨
つＣＰ　Ｕ　ｌｌ１ｌｊ、ｐメモリエクスパンダ内にメ
モリアクセスを行っていないとき、ポートから送られる
該割込フリップ７０ツブの出力をラッチする割込受付レ
ジスタを設け、割込受付レジスタの出力をＣＰ（Ｊの割
込検出回路へ送出するようにしていることである。

本発明の実癩側を第２図〜第１１■を参照して説明する
。第２１Ａは１本発明の一実施側の全体ブロック１辺で
あり、従来例（４１１１）に比し、リンケージバス８、
リンケージバスコントローラ９、ポート７、リンケージ
バス〜ＣＰＵ（Ｉｊケーブル１２がなく、システムコン
ソール１０は、共有メモリ内ボート２の一つに接続され
ることを特徴とする。ここで２４は、共有メモリーフス
テムコンソール間ケーブルである。第３図は、共有メモ
リ１（ポート２含）の部分のブロック図で、メモリ１４
、メモリ制御装置１５．アトススパス１６゜データバス
１７％コントロールパス１８おヨヒホート２より構成さ
れている。共有メモリーＣＰＵ間ケーブル１１は、デー
タライン１９とコントロールライン２０から構成され、
共有メモリーシステムコンソール間ケーブル２４は、状
態信号ライ’２１ｓｆ−１’ライン２２、コントロール
ライン２３から構成されている。第４因は、ＣＰＵ４（
メモリエクスパンダ３含）の部分のブロック図で、メモ
リエクスパンダ（ＭＥ）３．ＣＰＵ内のアドレスバス２
５．データバス２６％コントロールパス２７、レジスタ
バス２８　ｓ　割込要求ハｘ　−５２９、浮動小数点演
算プロセッサ３０１基本演算プロセッサ３１、入出力専
用プロセッサ３２およびメインメモリ３３°から構成さ
れている。第５１図は、ポート２の詳細を示している。

アドレスデコーダ４６は、共Ｍメモリ内アドレスをデコ
ードし、自ボートの各割込レベルごとに設けられた割込
フリップフロップ３４　（３４−１，３４−２）または
状態レジスタ（ＳＴＲ，ＥＧ）４３に割付けられた特定
アドレスを検出し、割込フリップ７０ツブ選択信号４４
または、状態レジスタ選択信号４５をオンする。割込フ
リップフロップ選択信号４４がオンした状態で共有メモ
リ内書込み信号３７がオンすると、割込フリップフロッ
プ３４に共有メモリ内データバス１７の内容がセットさ
れる。この割込７９ツブ７０ツザの出力は、メモリアク
セスのないとき、即ち起動要求信号３９がオフのとき、
共有メモリ〜ＣＰＵ間データライン１９にオンバスされ
る。オンバスされる内容の一例を第６図に示している。

尚第５図において、３５〜３８はそれぞれ共有メモリ内
の起動要求信号（Ｒ，ＥＱ）。

起動受付信号（ＳＥＬ）、書込み信号（ＷＲＪＴＥ）、
および応答信号（ＡＮＳＪであり、３９〜４２は、それ
ぞれ共有メモリーＣＰＵ間の、起動要求信号（ＲＥＱ）
、起動受付信号（ＳＥＬ）、書込み信号（ＷＲＩＴＥ）
、応答信号（ＡＮＳ）である。

また、４７はアドレスラッチ回路、４８は共有メモリ内
起動受付信号（共有）４９の遅延回路、５２はオアゲー
ト、４９０〜４９９は入出力ゲート、５０１〜５０９は
アンドゲート、５１１゜５１２はインバータである。第
６図において、ＩＮＴＯ−ＦＦ、ｌＮＴｌ・ＦＦは、そ
れぞれ第５図の割込みフリップフロップ３４−１．３４
−２の出力を示し、１５ビツト目のＲ，Ｕ　ＮはＣＰＵ
がＲ，Ｕ　Ｎ状態であることを示す状態信号で、メモリ
エクスパンダ側からオンバスされる。また、状態レジス
タ（ＳＴＲＥＧ）は、ＣＰＵの状態をラッチしておくレ
ジスｉであり、第６因のビット１５のＲ，ＵＮ信号をデ
ータバス１９から入力し、メモリアクセスのないとき（
起動要求信号３９がオフのとき）、入力の内容を出力ヘ
スルーし、メモリアクセス時には、その前の状態を記憶
しておく記憶レジスタである。この出力は、このレジス
タに割付けられた特定アドレスが選択されたとき、アド
レスデコーダ４６の状態レジスタ選択信号４５がオンし
、共有メモリ内データバス１７にオンパスされる。

第７図にメモリエクスパンダ３の詳細を示す。割込受付
レジスタ（ＩＮＴＲ，ＥＧ）５３０入力には、ＣＰＵ〜
共有メモリ間データライン１９が接続され、メモリアク
セスでないとき（共有メモリーＣＰＵ間起動要求信号３
９がオフのとき）のみパルスを出力するパルス発生回路
５４の出力パルスにより、共有タデ−タライン間データ
ライン１９にオンされているボート内割込フリップフロ
ップの出力がセットされる。割込受付レジスタ５３の出
力は出力ゲート６０４を介して割込要求バス２９にワイ
ヤードオアで出力される。また、アドレスデコーダ５５
は、アクセスアドレスが該メモリエクスパンダに関係′
する（共有メモ１ハ割込フリップ７０ツブ、状共レジス
タ等）場合に、メモリエクスパンダ選択信号６０をオン
する。また、ＣＰＵがＲＵＮ状態であることを示す信号
５６は。

メモリアクセスでないとき（共有メモリーＣＰＵ間起動
要求信号３９がオフのとき）共有タデ−タライン間デー
タライン１９にオンパスされる。第７図において６１−
１．６１−２はインバータ、６０１〜６１３は入出力ゲ
ート、７０１〜７ｏ５はアンドゲートである。第８図に
基本演算プロセッサ３１内の割込受付部の詳細を示す。

割込要求バス２９の各信号はアンドゲート８０１〜８Ｏ
Ｎによシ割込マスクレジスタ６３との論理積をとった後
オアゲート８００でオアされて、μｍシーケンサ用割込
信号６５となって、μｍシーケンサ６６に割込を入れる
。割込を受付けると割込処理では、割込レベル選択信号
（ＩＮＴＬＶＬ　　５ＥＬ）６４をオンしてアンドゲー
ト９０１〜９ＯＮを介して、レベルを基本演算ロジック
部９００に取込み、最も優先レベルの高いものを処理す
る。第９■に、システムコンソール接続用のポート２（
ｓｙｓｃ用）の−具体例を示している。ここでは、要部
のみに符号をつけ、動作の理解に直接関係ないアンドゲ
ート、オアゲートおよび入出力ゲートには符号をつけて
いない。このシステムコンソール接続用ボー）２（ＳＹ
ＳＣ用）には次の（１）〜（Ｊの機能がある。

（１）　　各ＣＰＵの状態をシステムコンソールに出方
する機能。

（２１各ＣＰＵにシステムコンソールからの状態制御指
令を転送する機能。

および（３）　　各ＣＰＵにシステムコンソールの状態制御パ
ラメータを転送する機能。

第１番目の機能は次のようにして実現される。

定周期パルス発生器２６２の起動を受けたシーケンサ２
６６はアドレスカウンタ２６３をカウントアツプし、ア
ドレス更新後、共有メモリ内バスを経由して、各ＣＰＵ
のポート内の状態レジスタ４３の内容を読出し、各ＣＰ
Ｕ毎に設けられた状態記憶用レジスタ２６５にセットす
る。状態記憶用レジスタ２６５の出カバシステムコンソ
ールへ出力され、各ＣＰＵの状態表示に使用される。第
２番目の機能は次のようにして実現される。システムコ
ンソールからの状態制御信号２３によって、シーケンサ
２６８は起動を受けて、ＣＰＵＮ０１信号７５と、制御
信号２３をエンコーダ２６７によって符号化した信号と
によって決まるアドレスを用いて、相手ＣＰＵのポート
内の割込フリップフロップ３４をセットし、相手ＣＰＵ
に割込他各撞制御の起動を与えることができる。ただし
、ここでいう割込フリップフロップには、通常の割込レ
ベルの他、５ＴＯＰ、ＩＰＬ等、ＣＰＵの状態を制御す
るためのレベルも含まれる。次に、第３番目の機能は次
のようにして実現される。システムコンソールから出力
されている制御用パラメータ信号７４は、各ＣＰＵから
特定のメモリアドレスにてアクセスすると、アドレスデ
ユーダ２６９でそのアドレスを検出し、ＣＰＵへ転送さ
れる。

尚、第９図において、７０〜７３はいずれも個別の信号
で、７０は起動要求信号（Ｒ，ＥＱ）７１は起動受付信
号（ＳＥＬ）、７２は起動要求信号（ＲＥＱ）、７３は
起動受付信号（ＳＥＬ）である。第１０図に割込処理手
順を示す。本図はＣＰＵＩからＣＰＵ２にレベル０割込
をかける場合である。第１１に、第１０図における割込
フリップフロップセットから、割込処理が実行され、割
込フリップフロップがリセットされるまでの詳細タイム
チャートを示している。以上のように、本発明によれば
、簡便な構成で共有メモリ装置にＣＰＵ間相互割込機能
を有することができ、実装スペースを小さく、コストを
安くすることができる。

【図面の簡単な説明】

第１図は、従来例を説明する全体ブロック図、第２図は
１本発明を説明する全体ブロック図、第　　　□３図〜
第１１図はいずれも本発明に関するものであり、第３図
は共有メモリ部のブロック図、第４図は、ＣＰＵ部のプ
日ツク図、第５図はポートの詳細説明■、第６図は、ｃ
ｐｕ〜共有メモリ間データのメモリ非アクセス時のフォ
ーマットの説明図、第７図は、メモリエクスパンダの詳
細説明■、第８図は、ＣＰＵ内割込受付部の詳細説明図
、第９図は、システムコンソール接続のポートの詳細説
明図、第１０図は、割込手順の説明■、第１１図は１割
込手順中の詳細タイムチャートである。１・・・共有メモリ、２・・・処理装置接続ｍ構、３・
・・共有メモリ接続機構、４・・・処理装置、５・・・
入出力バス、１１・・・共有メモリーＣＰＵ間ケーブル
、３４・・・割込フリップ７０ツブ％４３・・・状態レ
ジスタ、′！８１　日ＪＦｌ　２　ｚＭ　＊　＋　ヘＭ　Ｅ　２　、、　　　　　　　　　　
ｓｒｓ　ｃ　ｒ　ｏ　へ馬　４　Ｂ馬　５６ＭＥ３へ浩　Ｇ　口 η　′８　ロトミ応丁応ＣＩＯへ第　１０　　巳￥３１１　日

Claims

【特許請求の範囲】

１、複数の処理装置に対して１つ設けられた共有メモリ
を有し、各処理装置と共有メモリ間を、処理装置側の共
有メモリ接続機構と共有メモリ側の各処理装置毎に設け
られた処理装置接続機構を１対１に接続するケーブルで
接続し、各処理装置は共有メモリ接続機構、ケーブルお
よび処理＃１１接続機構を経由して共有メモリとのデー
タ転送を行うようになっている共有メモリ装置において
、該処理装置接続機構に、割込レベル毎に特定メモリア
ドレスを割付け、他の処理装置から共有メモリをアクセ
スするのと同一手順でセットでき、且つ自処理装置から
リセットできる割込フリップフロップと、その出力を処
理装置と共有メモリ間データバスに、メモリをアクセス
中でない時に出力する出力手段を設け、且つ該共有メモ
リ接続機構に、メモリをアクセス中でない時に、処理装
置と共有メモリ間データバスの内容をセットする割込受
付はレジスタと、その出力を処理装置内の割込受付回路
に転送する転送手段を設け、複数処理装置間で相Ｕ割込
機能を実現したことを特徴とする共有メモリ装置。