JPH02252029A - 機能素子試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばマイクロコンピュータ或はマイクロコ
ンピュータが組込まれたＩＣカードのような機能素子の
良否を判定して試験する機能素子試験装置に関する。

「従来の技術」 １つの半導体チップにマイクロコンピュータが組込まれ
た機能素子、哉はマイクロコンピュータが組込まれたＩ
Ｃカード等の機能素子がある。

これらの機能素子はマイクロコンピュータであることか
ら演算処理ａ能を有し、複雑な動作を行なうことができ
る。

このような機能素子の良否を試験する装置として従来よ
り第２図に示すような構造のものが用いられている。

図中１００はパターン発生器、ＤＩＩＴＩ〜ＤＬＩＴＮ
は被試験素子、３００Ａ〜３０ＯＮはバ・ンファメモリ
、４００は良否判定器、５００Ａ〜５０ＯＮは一致検出
器、６００Ａ〜６０ＯＮば書込アドレス発生器をそれぞ
れ示す。

被試験素子ＤＩＩＴ、へ−ＤｔｌＴＮにはパターン発生
器１００から試験パターン信号が与えられる。

一致検出器５００Ａ〜５０ＯＮには各被試験素子ＤＯＴ
　＋　−ＤＩＩＴＮから応答出力信号の先頭データが出
力されたか否かを検出する動作を行なう、この各一致検
出器５００Ａ〜５０ＯＮが被試験素子ＤＩＩＴ＋〜□　
ＤＵＴｓから応答出力信号の先頭を表わすデータを出力
したことを検出すると、書込アドレス発生器６０ＯＡ＝
−６０ＯＮをそれぞれ起動させ、バッファメモリＢＦ、
〜ＢＦ、のそれぞれに各別に書込アドレスをりえ、各バ
ッファメモリＢＦ。

〜ＢＦ、にそれぞれ被試験素子ＤＯＴ　、〜ＤＩＩＴ、
の応答出力信号を書込む。

７００は全一致検出器を示す。この全−敗検出器７００
は全ての一致検出器５００八〜５０ＯＮが被試験素子θ
ｌＩＴ＋〜ＤＯＴ、から先頭データを出力したことを検
出すると、この全一致検出器７００がその状態を検出し
、読出アドレス発生器８００を起動させる。

読出アドレス発生器８００が起動されると、バッファメ
モリＢＰ、−ＢＦＮは書込と読出が交互に実行される。

読出アドレスは全てのバッファメモリ　ＢＦ、〜ＢＦ、
に対して共通して与えられ、全てのバッファメモリＢ　
Ｆ　ｌ””Ｂ　Ｆ　Ｎは先頭のアドレスから順に読出が
行なわれる。

バッファメモリＢＦ、−ＢＦ、から読出された各被試験
素子ＤＯＴ、〜ＤＵＴ、の応答出力信号は良否判定器４
００で共通の期待値パターンと比較され、良否の判定が
行なわれる。

「発明が解決しようとする課題」 従来のこの種試験装置で１．よバッファメモリＢＦ。

〜ＢＦ、は被試験素子ＤＩＩＴ、〜ＤＵＴＨのそれぞれ
が出方する応答出力信号の全てを取込むことができる容
量を持たせている。このため大きな記憶容量が要求され
る。

更に被試験素子ＤｔｌＴ、　−ＤＵＴＮば応答速度にバ
ラツキがある。最早素子が先頭データを出力し始めてか
ら最遅素子が先頭データを出力するまでの時間差が大き
いと、それだけバッファメモリＢＦ。

〜ＢＦ、の記憶容量も大きく採らな＆ｊればならない、
つまり最早素子が応答出力信号を全て出力し終った時点
で最遅素子から未だ先頭データを出力しない場合には、
最早素子の応答出力信号を取込むバッファメモリは更に
書込を続けようとするから、それだけ記憶容量を大きく
採っておく必要がある。

またバッファメモリ５００Ａ〜５０ＯＮの記憶容量を大
きく採ると、先頭アドレスから最終アドレスまでを全て
読出して試験を行なうため、試験に要する時間が長くな
る欠点もある。

「課題を解決するだめの手段」 この発明においては、 複数の機能素子から出力される応答出力信号の先頭を表
わす先頭データのそれぞれを検出する複数の先頭データ
検出器と、 各機能素子毎に設けられ先頭データ検出器が各機能素子
の出力から先頭データを検出したとき、その検出出力信
号によって起動される書込アドレス発生器と、 この書込アドレス発生器が起動されることによって上記
各機能素子の応答出力信号を記憶する複数のバッファメ
モリと、 各機能素子の全てが先頭データを出力したことを検出す
る全一致検出器と、 全ての機能素子が先頭データを出力したことを全一致検
出器が検出ことによって起動され、複数のバッファメモ
リに共通の読出アドレス信号を与える読出アドレス発生
器と、 この読出アドレス発生器によって発生した読出アドレス
に従って複数のバッファメモリから読出される各データ
を共通の期待値パターンと比較し、一致不一致を判定す
る良否判定器と、 全一致検出器が全一致状能を検出しない状態において、
最早素子の応答出力信号を取込んでいるバッフアメモル
の書込アドレスが最終アドレスに近ずいたことを検出す
るオーバーフロー検出器と、このオーバーフロー検出器
が最早素子の応答出力信号を書込んでいるバッファメモ
リの書込アドレスが最終アドレスに近ずいたことを検出
することによって起動され、全一致検出器に強制一致信
号を与える強制−敗信号発生器と、 各バッファメモリの書込アドレスが最終アドレスに達し
たことを検出し、次の書込タイミングで書込アドレスを
先頭アドレスに戻すアドレス初期化回路と、 によって機能素子試験装置を構成したものである。

この発明の機能素子試験装置によれば全一致検出器が未
だ全一致を検出しない状態において、最早素子の応答出
力信号を書込んでいるバッファメモリのアドレスが最終
アドレスに近ずいたことを検出するオーバーフロー検出
器と、このオーバーフロー検出器がバッファメモリのオ
ーバーフローの直前を検出すると、強制的に全一致検出
器を作動させ、読出を開始させると共に、オーバーフロ
ーに達するとそのバッファに与えるアドレスを先頭アド
レスに戻し、古いデータの上に新しいデータを重ね書き
して書替えるように動作するから、バッファメモリの記
憶容量を小さくすることができる。

つまり、バッファメモリの記憶容量は被試験機能素子か
ら出力される応答出力信号の全てを取込む容量を持たな
くてもよく、定常的に生じる最早素子が先頭データを出
力した時点から最遅素子が先頭データを出力するまでの
時間差の間に書込まれるアドレス数を持てばよいことに
なる。

よってこの発明によればバッファメモリの記憶容量を小
さくすることができる。

また被試験素子の中にいつまでも応答出力信号を出力し
ない素子が含まれていても最早素子のバッファメモリが
オーバーフローする直前に強制的に全一致検出回路を起
動させるから不良の素子が含まれていても、正常な素子
の応答出力信号が破損されることはない、よって試験中
に無駄な時間が費されることはなく、試験を効率よく行
なうことができる。

「実施例」 第１図にこの発明の一実施例を示す。第１図において、
第２図と対応する部分に同一符号を付して示す。

この発明においてはオーバーフロー検出器１０とこのオ
ーバーフロー検出器１０がバッファメモリの何れかがオ
ーバーフローに近ずいたことを検出すると、その検出信
号によって起動される強制一致信号発生器２０とを設け
た点と、各バッファメモリＢＦ、−ＢＦＮに与える書込
アドレスが最終アドレスに達したとき、その書込アドレ
スを先頭アドレスに戻すアドレス初期化回路３０Ａ〜３
ＯＮを設けた構成を特徴とするものである。

オーバーフロー検出器１０は各一致検出器５０〇八〜５
０ＯＮの一致検出出力を取込んで全一致がとれたか否か
を監視すると共に、各書込アドレス発生器６００Ａ〜６
０ＯＮから出力される書込アドレス信号を取込んで、各
書込アドレスを監視する、書込アドレスの中で最終アト
１／スに近すいたＩｎアドレスを検出し、この検出信号
を強制一致信号発生器２０に与え強制一致信号を発生さ
せる。

強制一致信号発生器２０から出力された強制−致検出信
号は全一致検出器７００に与えられ、強制的に全一致検
出信号を発生する。

このようにして全一致検出信号が生成されると読出アド
レス発生器８００が起動され、各バッファメモリＢＦ、
−ＢＦ、に読出アト１ノスが与えられる。

この例では各バッフアメ干りＢＦｒ−ＢＦＮにアドレス
制御器４０Ａ＝４ＯＮを設け、このアドレス制御器４０
Ａ−４ＯＮを介して各バッファメモリＢＦ、−ＢＦ、に
書込ア１ルスと読出アドレスを供給するように構成した
場合を示す、書込と読出は交互に実行され、書込と読出
の実行によって１サイクルが経過する。

この発明では更に各アドレス制御π器４０Ａ〜４ＯＮに
アドレス初期化回路３０Ａ〜３ＯＮを設ける。

このアドレス初期化回路３０Ａ−３ＯＮは各バッファメ
モリＢＦ、＝ＢＦ、に与える書込アト１／スが最終アト
１／ス（５こ達したことを検出し、その次の書込タイミ
ングでば書込アドレスを先頭アドレスに戻す動作を行な
う。

このように書込アトＴ／スを初期化することによってバ
ッファメモリＢＦ、〜ＢＦ、の記憶容￥を小さくするこ
とができる。

つまり通常は機詣素子Ｉ）ＵＴ　ｌ〜　［１ＬＩＴ、の
全てが先頭データを出力し終ると全一致検出器７００が
一致検出器５００Ａ〜５０ＯＮの全一致を検出して読出
アドレス発生器８００を起動させ、バッファメモリＢ　
Ｆ　ｌ−Ｂ　Ｆ　Ｎの読出を開始する。

この読出が開始されることによって読出されたアドレス
のデータは不要データとなる。従って読出が開始され、
先頭アドレスから順次読出が行なわれた後に書込アドレ
スを先頭アドレスに戻すことによって同一記憶セルを繰
返して使用することができ、記憶容量を有効に使うこと
ができる。よって小さいパンツ１メモリによって大容量
のデータを処理することができる。

更に、この発明ではオーバーフロー検出器１０と強制一
致信号発生器２０を設けたから被試験機能素子ＤＩＩＴ
　、〜ＤＩＩＴ、に不良品が存在し、その不良によって
いつまでも全一致検出が得られない状態が続いても、オ
ーバーフロー検出器１０は書込アドレスのオーバーフロ
ー直前を検出し、この検出信号によって全一致検出器７
００に強制的に全−致検出信号を与え、読出アドレス発
生器８００を起動させた後でアドレス初期化回路３０Ａ
〜３ＯＮは書込アドレスが最終アドレスに達したことを
検出し、この検出の次の書込タイミングで書込アドレス
を先頭アトＩ／スに戻すから、不良品が存在して先頭デ
ータが出力されないまま最早素子のバッファメモリが最
終アドレスに達し、書込アドレスが初期化されても、当
初書込まれたデータは既に読出された後であるためデー
タの破損は免れるやこの結果各バッファメモリＢＦ、−
ＢＦＨの記憶容量は定常的に生じる最早素子と最遅素子
が先頭データを出力する時間差の最大値内にアクセスさ
れるアドレスの数に等しいか、これよりわずかに大きい
程度でよいや 「発明の効果」 上述したようにこの発明によればバッファメモリＢ　Ｆ
　ｒ〜ＢＦ、を小容量のメモリで構成することができる
から、−度に試験する被試験素子ＤＩＩＴＩ〜ＤＵＴＮ
の数を多く採ってもコストの」二昇を抑えることができ
安価に作ることができる効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例を説明するためのブロック
図、第２図は従来の技術を説明するためのブロック図で
ある。 １０ニオ−バーフロー検出器、２０：強制一致信号発生
器、３０Ａ〜３　ＯＮ　：ｉ）込アドレス初期化回路、
１００：パターン発生器、２００　：被試験素子、ＢＦ
、−ＢＦ、：バッファメモリ、４００：良否判定器、５
００八〜５０ＯＮニ一致検出器、６０　ＯＡ　〜６　Ｑ
　ＯＮ　：８込７１’し７．発生器、７００：全一致検
出器、８００：読出アト１／ス発生器。

Claims (1)

【特許請求の範囲】
1. （１）Ａ、演算処理機能を具備し、ＩＣ化された機能素
   子から成る被試験素子にそれぞれ試験パターン信号を与
   え、この応答出力信号と期待値パターン信号とを比較し
   、その比較結果の中で不一致が検出されることによって
   その素子を不良と判定する機能素子試験装置において、 Ｂ、上記複数の機能素子から出力される応答出力信号の
   先頭を表わす先頭データのそれぞれを検出する複数の先
   頭データ検出器と、 Ｃ、各機能素子毎に設けられ、上記先頭データ検出器が
   各機能素子の出力信号の中から先頭データを検出したと
   き、その検出出力信号によって起動される書込アドレス
   発生器と、 Ｄ、この書込アドレス発生器が起動されることによって
   発生する各アドレスに上記各機能素子の応答出力信号を
   順次記憶する複数のバッファメモリと、 Ｅ、各機能素子の全てが上記先頭データを出力したこと
   を検出する全一致検出器と、 Ｆ、全ての機能素子が、先頭データを出力したことを上
   記全一致検出器が検出することによって起動され、上記
   複数のバッファメモリに共通の読出アドレスを与える読
   出アドレス発生器と、Ｇ、この読出アドレス発生器によ
   って発生した読出アドレスに従って上記複数のバッファ
   メモリから読出される各データを共通の期待値パターン
   と比較し、一致不一致を制御する良否判定器と、Ｈ、全
   一致検出器が全一致状態を検出しない状態において、最
   早機能素子の応答出力信号を書込むバッファメモリの書
   込アドレスが最終アドレスに近ずいたことを検出するオ
   ーバーフロー検出器と、 Ｉ、このオーバーフロー検出器が最早機能素子の応答出
   力信号を書込んでいるバッファメモリの書込アドレスが
   最終アドレスに近ずいたことを検出することによって起
   動され、上記全一致検出器に強制一致信号を与える強制
   一致信号発生器と、Ｊ、各バッファメモリの書込アドレ
   スが最終アドレスに達したことを検出し、次の書込タイ
   ミングで書込アドレスを先頭アドレスに戻すアドレス初
   期化回路と、 によって構成した機能素子試験装置。