JPH04251355A - メモリテスト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数バンク構成の記
憶装置をテストするためのメモリテスト方式に関する。

【０００２】

【従来の技術】一般に計算機システムは、システムの制
御中枢を成す演算制御装置と、各種プログラム、データ
の格納等に供される主記憶装置を含んでいる。この主記
憶装置は半導体メモリ素子（ＲＡＭ）で構成されており
、その容量（主記憶容量）は半導体技術と高密度実装技
術の進歩により、年々大規模化している。

【０００３】従来、主記憶装置のテスト（メモリテスト
）は、命令の組合せによるテストプログラムを使用し、
計算機システムの中枢を成す演算制御装置がこのテスト
プログラムを実行することにより行う方式であった。

【０００４】

【発明が解決しようとする課題】上記したように従来の
メモリテスト方式では、テストプログラムに従って演算
制御装置が主記憶装置のデータをリード／ライトするこ
とにより行っていた。このため、テストに要する時間（
テスト時間）も主記憶装置の実装容量に比例して増大す
る欠点があり、複数バンク構成の大容量の主記憶装置の
テストの場合には特に問題であった。

【０００５】この発明は上記事情に鑑みてなされたもの
でその目的は、複数バンク構成の記憶装置のメモリテス
トが記憶装置内部で簡単に行え、しかもメモリテストに
要する時間が短縮できるメモリテスト方式を提供するこ
とにある。

【０００６】

【課題を解決するための手段】この発明は、複数のメモ
リバンクからなるＲＡＭアレイ構成の記憶部を持つ記憶
装置に対して外部からテスト信号が与えられることによ
り、通常モードからテストモードに切換えてメモリテス
トの制御を行うテスト制御回路と、テスト用アドレスを
、上記バンクの全番地についてライトアクセスおよびリ
ードアクセスの各アクセス別に一定順序で生成するテス
トアドレス発生器と、予め設定された固定のテストデー
タを生成する、或いは上記バンクの各番地に対応したテ
ストデータをテストアドレス発生器の動作に同期して一
定順序で生成するテストデータ発生器と、ＲＡＭアレイ
に対するリード／ライトを制御するＲＡＭアレイ制御回
路と、バンク切換えの制御を司り、テストモードでは全
バンクを選択するバンク切換回路と、利用装置より与え
られるアドレスとテストアドレス発生器で生成されるテ
スト用アドレスとをＲＡＭアレイのアドレスとして切換
える第１のセレクタと、通常モードでは利用装置から与
えられるライトデータを、テストモードではテストデー
タ発生器で生成されるテストデータ（或いはテストアド
レス発生器で生成されるテスト用アドレス）を、ＲＡＭ
アレイへの書込みデータとして選択する第２のセレクタ
と、テストモードにおけるリードアクセス時に、第１の
セレクタによって選択されたアドレスの指定に応じて上
記各バンクから読出されたデータと第２のセレクタによ
って選択されたデータとをそれぞれ比較して一致／不一
致を検出するための比較回路と、この比較回路の不一致
検出に応じて、その際のアドレスを含むエラーステータ
ス情報を保持するためのステータス保持手段とを備え、
外部からのテスト信号に応じて記憶装置内部でＲＡＭア
レイのメモリテストを行うようにしたことを特徴とする
ものである。

【０００７】

【作用】上記の構成によれば、主記憶装置などの記憶装
置に外部からテスト信号が与えられると、外部の利用装
置が記憶装置をアクセスする通常モードから、記憶装置
内部でＲＡＭアレイのメモリテストを行うためのテスト
モードに切換えられる。このテストモードでは、テスト
制御回路によってテストアドレス発生器が制御されるこ
とにより、まずライトアクセスで用いられるテスト用ラ
イトアドレス（バンク内アドレス）が各先頭番地から最
終番地まで生成され、次にリードアクセスで用いられる
テスト用リードアドレス（バンク内アドレス）が先頭番
地から最終番地まで生成される。そしてＲＡＭアレイ制
御回路の制御により、テスト用ライトアドレスの生成期
間にはＲＡＭアレイへのライトアクセスが行われ、テス
ト用リードアドレスの生成期間にはＲＡＭアレイへのリ
ードアクセスが行われる。

【０００８】さて、テストモードでは、バンク切換回路
により全バンクが選択される。また、テストモードでは
、第１のセレクタの選択動作により、通常モードにおい
て外部の利用装置から与えられるアドレスに代えて、テ
ストアドレス発生器で生成されるテスト用アドレスが用
いられる。またテストモードでは（ライトアクセスの場
合）、第２のセレクタの選択動作により、通常モードに
おいて外部の利用装置から与えられるライトデータに代
えて、テストデータ発生器で生成されるテストデータ（
固定のテストデータ、或いはテストアドレス発生器で生
成されるテスト用アドレスで決まるテストデータ）が用
いられる。このテストデータとして、テストアドレス発
生器からのテスト用アドレスを用いることも可能であり
、この場合にはテストデータ発生器が不要となる。

【０００９】以上により、テストモードにおける最初の
ライトアクセスの期間には、各バンクの同一番地に固定
のテストデータ（または、その番地で決まるテストデー
タ、或いはその番地と同じ値のテスト用アドレス）が同
時に書込まれる動作が、先頭番地から最終番地まで順に
行われる。

【００１０】各バンクの全番地へのライトアクセスが終
了すると、テスト制御回路の制御によりリードアクセス
に切換えられる。これにより、各バンクの同一番地から
、先のライトアクセスの期間に書込まれたデータを同時
に読出す動作が、先頭番地から最終番地まで順に行われ
る。各バンクの同一番地から同時に読出された各データ
は、比較回路により、第２のセレクタから選択出力され
る（同じテスト用アドレスについてライトアクセス時に
用いられたテストデータと同一の）データとそれぞれ比
較される。ここで、比較回路により不一致が検出される
メモリエラー時には、その際のテスト用アドレス（エラ
ーアドレス）を含むステータス情報がステータス保持手
段に保持される。したがって利用装置は、このステータ
ス保持手段の内容を読むだけで、記憶装置のＲＡＭアレ
イのエラー状況を把握することができる。

【００１１】

【実施例】図１はこの発明を適用する計算機システムに
おける主記憶装置の一実施例を示すブロック構成図であ
る。

【００１２】図１において、１０〜１３は複数メモリバ
ンクからなる主記憶装置の記憶部を構成するＲＡＭアレ
イであり、１つのメモリボードに実装されている。ＲＡ
Ｍアレイ１０〜１３はそれぞれメモリバンク＃０〜＃３
を構成する。

【００１３】２１は演算制御装置で代表される外部装置
（図示せず）から与えられるテスト信号Ｔに応じてテス
トモードを設定し、ＲＡＭアレイ１０〜１３（バンク＃
０〜＃３）を対象とするメモリテストの制御を行うため
のテスト制御回路である。テスト制御回路２１は、後述
する比較回路２５を有効動作させるためのテストモード
信号ＴＭ、テストモードにおいて記憶部（を構成するＲ
ＡＭアレイ１０〜１３）に対するメモリアクセスを要求
するためのリクエスト信号（以下、テストリクエスト信
号と称する）ＴＲ、およびメモリアクセスの種別（リー
ド／ライト）を指定するためのファンクション信号（以
下、テスト用ファンクション信号と称する）ＴＦを生成
する。またテスト制御回路２１は、後述するセレクタ３
１〜３３を制御するセレクト信号ＳＥＬ、およびバンク
切換回路２３に対して全バンク（バンク＃０〜＃３）を
選択することを要求するためのテストバンク信号ＴＢ等
を生成する。

【００１４】２２は外部装置から与えられる通常モード
でのメモリアクセスを要求するリクエスト信号Ｒまたは
テスト制御回路２１からのテストリクエスト信号ＴＲに
応じてＲＡＭアレイ１０〜１３のアクセスを制御するＲ
ＡＭ制御回路、２３はメモリバンクの切換えを行うバン
ク切換回路である。バンク切換回路２３は、通常は（通
常モードでは）、セレクタ３２から選択出力されるアド
レス信号（中のバンクアドレス）の指定するバンクの選
択（切換え）を行い、テストバンク信号ＴＢがアクティ
ブとなるテストモードでは、全てのバンク（バンク＃０
〜＃３）の選択を行うように構成される。

【００１５】２４はＲＡＭアレイ１０〜１３に対するア
ドレスの切換え（例えば行アドレスと列アドレスの切換
え）を行うアドレス切換回路、２５はＲＡＭアレイ１０
〜１３のメモリエラーチェックのためのデータ比較を行
う比較回路である。比較回路２５は上記テストモード信
号ＴＭがアクティブである期間、ＲＡＭアレイ１０〜１
３からの各読出しデータ（リードデータ）とセレクタ３
３からの選択出力データとをそれぞれ比較し、一致／不
一致を検出する。

【００１６】２６はテスト制御回路１１の制御によりテ
ストモードでのＲＡＭアレイ１０〜１３に対するアドレ
ス（テスト用アドレス信号）ＴＡを生成するカウンタ内
蔵のテストアドレス発生器、２７は予め設定されたテス
トデータ（テスト用データ信号）ＴＤをテストモードに
おいて生成するためのテストデータ発生器２７である。 テストデータ発生器２７は例えばディップスイッチを用
いて構成されており、そのスイッチの設定状態に応じた
テストデータ信号ＴＤを発生する。なお、テストデータ
信号ＴＤが常時固定で構わない場合には、ディップスイ
ッチなどの特別の装置を用いずに単にＶＣＣ（電源電圧
）とＧＮＤ（接地）との組合わせだけで生成可能であり
、こうすることにより回路構成を簡略化できる。

【００１７】３１は外部装置から与えられる通常モード
でのメモリアクセス種別を指定するためのファンクショ
ン信号Ｆおよびテスト制御回路２１からのテスト用ファ
ンクション信号ＴＦのいずれか一方をセレクト信号ＳＥ
Ｌに応じてＲＡＭ制御回路２２に選択出力するセレクタ
である。３２は外部装置から与えられる（ＲＡＭアレイ
１０〜１３に対する）通常モード用のアドレス信号Ａお
よびテストアドレス発生器１６からのテスト用アドレス
信号ＴＡのいずれか一方をセレクト信号ＳＥＬに応じて
アドレス切換回路２４に選択出力するセレクタ、３３は
外部装置からの通常モード用のデータ信号Ｄ（ライトデ
ータ）およびテストデータ発生器２７からのテスト用デ
ータ信号ＴＤのいずれか一方をセレクト信号ＳＥＬに応
じてＲＡＭアレイ１０〜１３（および比較回路２５）に
選択出力するセレクタである。３４はテストモードにお
けるリードアクセス時に比較回路２５で不一致が検出さ
れた場合にその際のアドレス（エラーアドレス）および
比較回路２５の出力信号（４ビットのエラー通知信号）
を保持し、ステータス信号ＳＴとして外部に通知するた
めのステータスレジスタである。

【００１８】次に、図１の構成の動作を、（ａ）演算制
御装置で代表される外部装置（主記憶利用装置）からの
主記憶装置アクセスが行われる通常モード時と（ｂ）外
部装置からの要求に応じて主記憶装置のテストが行われ
るテストモード時とに分けて順に説明する。なお、図１
に示す各信号は全て高レベルでアクティブ（真）である
ものとする。

【００１９】（ａ）通常モード時の動作通常モードでは
、演算制御装置等の外部装置からの要求により以下に述
べるように主記憶アクセスが行われる。

【００２０】まずライトアクセスの場合には、外部装置
から図１の主記憶装置に対して、主記憶アクセスを要求
するリクエスト信号Ｒとライトアクセスを指定するファ
ンクション信号Ｆ、更にはＲＡＭアレイ１０〜１３（の
いずれか）に対するアドレス信号Ａおよびライト用のデ
ータ信号Ｄ（ライトデータ）が与えられる。これに対し
てリードアクセスの場合には、外部装置から主記憶装置
に対して、リクエスト信号Ｒとリードアクセスを指定す
るファンクション信号Ｆ、更にアドレス信号Ａが与えら
れる。

【００２１】外部装置から与えられるファンクション信
号Ｆはセレクタ３１の“０”側入力に供給される。セレ
クタ３１の“１”側入力にはテスト制御回路２１からの
テスト用ファンクション信号ＴＦが供給される。セレク
タ３１はテスト制御回路２１から出力されるセレクト信
号ＳＥＬにより制御される。このセレクト信号ＳＥＬは
通常モードでは“０”（低レベル）となっており、この
場合には外部装置からのファンクション信号Ｆが選択さ
れる。なお通常モードでは、テスト制御回路２１からの
テストバンク信号ＴＢ、テストモード信号ＴＭも“０”
となる。

【００２２】次に、外部装置から与えられるアドレス信
号Ａはセレクタ３２の“０”側入力に供給される。セレ
クタ３２の“１”側入力にはテストアドレス発生器１６
により生成されるテスト用アドレス信号ＴＡが供給され
る。セレクタ３２はテスト制御回路２１からのセレクト
信号ＳＥＬにより制御され、この例のように“０”の場
合（通常モードの場合）には、外部装置からのアドレス
信号Ａを選択する。セレクタ３２によって選択されたア
ドレス信号（ここではアドレス信号Ａ）はステータスレ
ジスタ３４に供給される。このセレクタ３２によって選
択されたアドレス信号の上位２ビットであるバンクアド
レスはバンク切換回路２３に、残りのアドレス（ＲＡＭ
アレイアドレス、バンク内アドレス）はアドレス切換回
路２４に、それぞれ供給される。

【００２３】バンク切換回路２３は通常モードではテス
トバンク信号ＴＢが“０”であることから、セレクタ３
２から選択出力されたアドレス信号（アドレス信号Ａ）
中のバンクアドレスの指定するメモリバンク＃ｉ（ｉは
０〜３のいずれか）を選択するバンク切換えを行う。ま
たアドレス切換回路２４は、セレクタ３２から選択出力
されたアドレス信号（アドレス信号Ａ）中のＲＡＭアレ
イアドレス（バンク内アドレス）を受けてアドレスの切
換えを行い、ＲＡＭアレイ１０〜１３に出力する。

【００２４】次に、ライトアクセスの場合に外部装置か
ら与えられるデータ信号Ｄはセレクタ３３の“０”側入
力に供給される。セレクタ３３の“１”側入力にはテス
トデータ発生器２７により生成されるテスト用データ信
号ＴＤが供給される。セレクタ３３はテスト制御回路２
１からのセレクト信号ＳＥＬにより制御され、この例の
ように“０”の場合（通常モード）の場合には、外部装
置からのデータ信号Ｄを選択する。セレクタ３３によっ
て選択されたデータ信号（ここではデータ信号Ｄ）はＲ
ＡＭアレイ１０〜１３および比較回路２５に供給される
。

【００２５】また、外部装置から与えられるリクエスト
信号ＲはＲＡＭ制御回路２２に供給される。このＲＡＭ
制御回路２２には、セレクタ３１によって選択された（
外部装置からの）ファンクション信号Ｆも供給される。 通常モードにおいてＲＡＭ制御回路２２は、（外部装置
からの）リクエスト信号Ｒおよびファンクション信号Ｆ
をもとに、ＲＡＭアレイ１０〜１３（バンク＃０〜＃３
）をリードアクセスまたはライトアクセスするためのＲ
ＡＭ制御信号群を出力する。

【００２６】この結果、通常モードにおいてファンクシ
ョン信号Ｆによってライトアクセスが指定されている場
合であれば、ＲＡＭアレイ１０〜１３（バンク＃０〜＃
３）のうち、バンク切換回路２３によって切換えられて
いるＲＡＭアレイ（バンク）がライトアクセスされる。 そして、このＲＡＭアレイ（バンク）内の、セレクタ３
２によって選択された（外部装置からの）アドレス信号
Ａの示すＲＡＭアレイアドレス（バンク内アドレス）に
、セレクタ３３によって選択された（外部装置からの）
データ信号Ｄが書込まれる。

【００２７】一方、通常モードにおいてリードアクセス
が指定されている場合であれば、バンク切換回路２３に
よって切換えられているＲＡＭアレイ（バンク）がリー
ドアクセスされる。そして、このＲＡＭアレイ（バンク
）から、セレクタ３２によって選択されたアドレス信号
Ａの示すＲＡＭアレイアドレス（バンク内アドレス）の
データが読出される。この読出しデータはデータ信号Ｄ
として主記憶装置から出力される。

【００２８】（ｂ）テストモード時の動作次に、テスト
モード時の動作について説明する。外部装置は、図１の
主記憶装置（内のＲＡＭアレイ１０〜１３）のテストを
行いたい場合、主記憶装置に対してテスト開始を指示す
るアクティブなテスト信号Ｔを与える。 このテスト信号Ｔはテスト制御回路２１に供給される。

【００２９】テスト制御回路２１は、外部装置からアク
ティブなテスト信号Ｔが与えられるとテストモードを設
定し、セレクト信号ＳＥＬの状態を通常モード時の“０
”から“１”（高レベル）に切換える。この状態におい
て、テスト制御回路２１はＲＡＭアレイ１０〜１３をア
クセスするために、外部装置からのリクエスト信号Ｒお
よびファンクション信号Ｆと同様のテストリクエスト信
号ＴＲおよびテスト用ファンクション信号ＴＦを生成す
る。またテスト制御回路２１は、テストアドレス発生器
２６を制御してテスト用アドレス信号ＴＡを生成させる
。

【００３０】テスト制御回路２１は、以上のテストリク
エスト信号ＴＲおよびテスト用ファンクション信号ＴＦ
の出力と、テストアドレス発生器２６の制御とを、ＲＡ
Ｍアレイ１０〜１３に対するライトアクセスが例えば０
番地から最終番地まで順に行われ、しかる後にＲＡＭア
レイ１０〜１３に対するリードアクセスが０番地から最
終番地まで順に行われるように、一定周期で繰返す。

【００３１】またテスト制御回路２１は、テストモード
の期間、バンク切換回路２３に供給するテストバンク信
号ＴＢを高レベル（“１”）に設定する。これによりバ
ンク切換回路２３は、セレクタ３２から選択出力される
アドレス信号中のバンクアドレスの内容に無関係に、全
てのバンク＃０〜＃３（ＲＡＭアレイ１０〜１３）を選
択する。したがってテストモードの期間は、全バンク＃
０〜＃３（ＲＡＭアレイ１０〜１３）の同一番地が同時
にアクセスされることになる。

【００３２】さて、テストモードでは、セレクト信号Ｓ
ＥＬは上記したように“１”（高レベル）に切換えられ
る。この場合、テスト制御回路２１から出力されるテス
ト用ファンクション信号ＴＦがセレクタ３１によって選
択される。このテスト用ファンクション信号ＴＦは、テ
スト制御回路２１からのテストリクエスト信号ＴＲと共
にＲＡＭ制御回路２２に供給される。ＲＡＭ制御回路２
２は、このテストリクエスト信号ＴＲおよびファンクシ
ョン信号ＴＦをもとに、外部装置からのリクエスト信号
Ｒおよびファンクション信号Ｆが供給された場合と同様
にして、ＲＡＭアレイ１０〜１３をアクセスするための
ＲＡＭ制御信号群を出力し、ＲＡＭアレイ１０〜１３に
対するライトアクセスまたはリードアクセスを制御する
。

【００３３】またテストモードでは、テストアドレス発
生器２６で生成されたテスト用アドレス信号ＴＡが、論
理“１”のセレクト信号ＳＥＬに応じてセレクタ３２に
より選択される。同様に、テストデータ発生器２７で生
成されたテスト用データ信号ＴＤがセレクタ３３により
選択される。

【００３４】セレクタ３２によって選択されたテスト用
アドレス信号ＴＡは、以下に述べるように通常モードに
おいて外部装置からのアドレス信号Ａが選択された場合
と同様に扱われる。またセレクタ３３によって選択され
たテスト用データ信号ＴＤは、ライトアクセス時には、
以下に述べるように通常モードにおいて外部装置からの
データ信号Ｄが選択された場合と同様に扱われる。但し
リードアクセス時には、セレクタ３３によって選択され
たテスト用データ信号ＴＤはＲＡＭアレイ１０〜１３の
メモリエラーをチェックするための基準データとして扱
われる。

【００３５】まずテストモードにおけるライトアクセス
の場合は、セレクタ３３によって選択されたテスト用デ
ータ信号ＴＤが、セレクタ３２によって選択されたテス
ト用アドレス信号ＴＡの指定するＲＡＭアレイ１０〜１
３（バンク＃０〜＃３）の同一アドレスに同時に書込ま
れる。このライトアクセスは、ＲＡＭアレイ１０〜１３
の０番地から最終番地まで一定周期で順に行われる。こ
の結果、ＲＡＭアレイ１０〜１３の各アドレスには、Ｒ
ＡＭアレイ１０〜１３が全て正常であるならば、同一の
データ（テスト用データ信号ＴＤ）が書込まれる。

【００３６】上記したテストモードにおける一連のライ
トアクセスが終了すると、テスト制御回路２１はテスト
用ファンクション信号ＴＦをライトアクセス指定状態か
らリードアクセス指定状態に切換えると共に、テストモ
ード信号ＴＭを“１”（高レベル）に設定する。このと
きテスト制御回路２１からバンク切換回路２３に供給さ
れるテストバンク信号ＴＢは、（テストモードにおける
）ライトアクセス指定状態の場合と同様に高レベル（全
バンク指定状態）に保たれる。またテスト制御回路２１
は、（テストモードにおける）ライトアアクセス指定状
態の場合と同様に、０番地から最終番地までのテスト用
アドレス信号ＴＡをテストアドレス発生器２６により順
に生成させる。

【００３７】以上の結果、高レベルのテストバンク信号
ＴＢに従ってバンク切換回路２３により全てのＲＡＭア
レイ１０〜１３（バンク＃０〜＃３）が選択されている
ことから、ＲＡＭアレイ１０〜１３の同一番地に対する
リードアクセスが０番地から最終番地まで順に行われる
。そして各リードアクセスの都度、ＲＡＭアレイ１０〜
１３から、テスト用アドレス信号ＴＡの指定する同一ア
ドレス（バンク内アドレス）のデータ信号（リードデー
タ）が同時に読出される。

【００３８】さて、テスト制御回路２１からのセレクト
信号ＳＥＬは、テストモードにおける一連のリードアク
セスの期間も、上記したライトアクセスの期間と同じ高
レベル（“１”）状態に保たれる。したがって、テスト
モードにおけるリードアクセス期間も、テストデータ発
生器２７で生成されるテスト用データ信号ＴＤがセレク
タ３３により選択される。

【００３９】セレクタ３３によって選択されたテスト用
データ信号ＴＤは比較回路２５に供給される。この比較
回路２５には、ＲＡＭアレイ１０〜１３の同一アドレス
から同時に読出されるデータも供給される。比較回路２
５はテストモードにおける一連のリードアクセスの期間
、テスト制御回路２１から与えられる高レベルのテスト
モード信号ＴＭに応じて動作する。そして比較回路２５
は、ＲＡＭアレイ１０〜１３の同一アドレスからの各読
出しデータとセレクタ３３によって選択されたテスト用
データ信号ＴＤとをそれぞれ比較して一致／不一致を検
出し、各ＲＡＭアレイ１０〜１３に対応する４ビットの
一致／不一致検出信号を出力する。

【００４０】さて、ＲＡＭアレイ１０〜１３から同時に
読出される、テスト用アドレス信号ＴＡの指定するアド
レスのデータは、同データが正しいならば、セレクタ３
３によって選択されたテスト用データ信号ＴＤに一致す
るはずである。したがって比較回路２５の比較による一
致／不一致検出により、ＲＡＭアレイ１０〜１３毎のメ
モリエラーの有無が通知可能となる。

【００４１】比較回路２５からの４ビット一致／不一致
検出信号（出力信号）はエラー通知信号としてステータ
スレジスタ３４に供給される。このステータスレジスタ
３４には、セレクタ３２によって選択されたテスト用ア
ドレス信号ＴＡも供給される。そして、このテスト用ア
ドレス信号ＴＡは（テストモードにおけるリードアクセ
ス時に比較回路２５によって不一致が検出された場合）
、比較回路２５の出力信号（エラー通知信号）と共にス
テータスレジスタ３４に保持される。外部装置は主記憶
装置のステータスレジスタ３４の内容をステータス信号
ＳＴとして読出すことにより、ＲＡＭアレイ１０〜１３
のエラー状況を確認することができる。

【００４２】なお、前記実施例では、テストデータ発生
器２７が固定のテストデータ（テスト用データ信号ＴＤ
）を生成するものとして説明したが、これに限るもので
はない。例えば、テストアドレス発生器２６により生成
されるテスト用アドレス信号ＴＡに対応するテストデー
タ（テスト用アドレス信号ＴＡで決定されるテストデー
タ）を生成するものであってもよい。即ちテストデータ
発生器２７は、テストアドレス発生器２６により生成さ
れるテスト用アドレス信号ＴＡに一定値を加算する加算
器、或いはテストアドレス発生器２６の動作に同期して
或る初期値を順にインクリメントまたはデクリメントす
るカウンタであってもよい。

【００４３】また、テストアドレス発生器２６により生
成されるテスト用アドレス信号ＴＡを、そのままテスト
用データ信号ＴＤとして用いるようにしてもよい。即ち
、図２に示すように、テストアドレス発生器２６の出力
（テスト用アドレス信号ＴＡ）をテスト用データ信号Ｔ
Ｄとしてセレクタ３３の“１”側入力に接続し、テスト
モードの期間は、このテスト用アドレス信号ＴＡ（テス
ト用データ信号ＴＤ）をセレクタ３３により選択するよ
うにしてもよい。この場合、テストデータ発生器２７は
不要となる。

【００４４】また、前記実施例では、ＲＡＭアレイおよ
びメモリバンク数がそれぞれ４の場合について説明した
が、これに限るものではないことは勿論である。また、
ＲＡＭアレイ数とメモリバンク数とは必ずしも一致する
必要はない。

【００４５】また前記実施例では、１枚のメモリボード
により記憶部が構成されている場合について説明したが
、本発明は複数枚のメモリボードにより記憶部が構成さ
れる主記憶装置のメモリテストにも応用可能である。 この場合、各メモリボードには、比較回路２５およびス
テータスレジスタ３４が設けられるが、その他の回路、
例えばテスト制御回路２１、ＲＡＭ制御回路２２、バン
ク切換回路２３、アドレス切換回路２４、テストアドレ
ス発生器２６、テストデータ発生器２７，およびセレク
タ３１〜３３は共用可能であり、複数のメモリボードに
実装されている各ＲＡＭアレイ群のメモリテストを１枚
のメモリボードのメモリテストと同一時間で行うことが
可能である。なお、図１に示す主記憶装置の場合には、
通常モードにおける外部装置からのアドレス信号Ａは主
記憶アドレスに一致するが、記憶部が複数枚のメモリボ
ードで構成される主記憶装置の場合には、アドレス信号
Ａには主記憶アドレスの下位部分が用いられ、残りの上
位部分がメモリボードの１つを指定するための信号に用
いられることになる。

【００４６】また、前記実施例では、比較回路２５によ
って不一致（エラー）が検出された際のステータス情報
を保持するのに、ステータスレジスタ３４を用いた場合
について説明したが、複数のステータス情報を格納可能
な例えばリングバッファ（循環バッファ）あるいはレジ
スタファイル等を用いることも可能である。この場合に
は、既に採取済みのステータス情報が、その後で採取さ
れたステータス情報によって書換えられる虞がなくなる
ため、ＲＡＭアレイ１０〜１３全体のエラー状況を把握
するのに便利である。また、ステータスレジスタ３４を
用いる場合には、エラー検出毎に外部装置に割込みをか
け、その都度外部装置がステータスレジスタ３４の内容
を読取るようにすることにより、ＲＡＭアレイ１０〜１
３全体のエラー状況を把握することも可能である。

【００４７】また、前記実施例では、バンク＃０〜＃３
の全番地についてのライトアクセスが終了した後に、バ
ンク＃０〜＃３の全番地についてリードアクセスが行わ
れるものとして説明したが、バンク＃０〜＃３の各番地
毎にライトアクセスとリードアクセスとを続けて実行す
るようにしてもよい。

【００４８】更に前記実施例では、主記憶装置のメモリ
テストに実施した場合について説明したが、本発明は情
報処理機器が有する記憶装置のメモリテスト全般に応用
可能である。

【００４９】

【発明の効果】以上詳述したようにこの発明によれば、
外部からのテスト要求に応じて複数のメモリバンク構成
の記憶部を持つ記憶装置のテストモードが設定されると
、全てのメモリバンクが選択され、各バンクの同一番地
を同時にアクセスする動作が、全番地について、ライト
アクセス、リードアクセスの順で自動的に行われ、ライ
トアクセス時に書込まれてリードアクセスにより各バン
クから読出されたデータと、同データに本来一致するは
ずの内部生成のテスト用データとが比較回路により比較
されることで、メモリエラーを検出する構成としたので
、次に列挙する作用効果を得ることができる。

【００５０】（１）テストプログラムの簡略化が図れ、
記憶装置のテストが容易に行える。 （２）外部からのテスト要求に応じて記憶装置内部でメ
モリテストが自動的に行えるため、外部からのリード／
ライトによって逐次メモリテストを行う従来方式に比べ
て、テスト時間が短縮できる。 （３）複数のメモリバンクの同一番地を同時にアクセス
してチェックできるため、バンク数が増してもテスト時
間は変わらず、メモリテストの一層の高速化が図れる。 （４）複数枚のメモリボードで構成される記憶装置のメ
モリテストに要する時間は、そのメモリテストが全メモ
リボードに対して同時に行えるため、１ボードに費やす
時間と同じであり、特に記憶装置が大容量の場合には従
来に比してテスト時間を著しく短縮できる。 （５）少ないテスト用回路で実現できる。

【図面の簡単な説明】

【図１】この発明のメモリテスト方式を適用する主記憶
装置の一実施例を示すブロック構成図。

【図２】この発明の他の実施例を示すブロック構成図。

【符号の説明】

１０〜１３…ＲＡＭアレイ、２１…テスト制御回路、２
２…ＲＡＭ制御回路、２３…バンク切換回路、２５…比
較回路、２６…テストアドレス発生器、２７…テストデ
ータ発生器、３１〜３３…セレクタ、３４…ステータス
レジスタ、Ｒ…リクエスト信号、Ｆ…ファンクション信
号、Ｔ…テスト信号、Ａ…アドレス信号、Ｄ…データ信
号、ＳＴ…ステータス信号、ＴＲ…テストリクエスト信
号、ＴＦ…テスト用ファンクション信号、ＴＢ…テスト
バンク信号、ＴＭ…テストモード信号、ＴＡ…テスト用
アドレス信号、ＴＤ…テスト用データ信号。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　ＲＡＭアレイにより構成された複数メ
   モリバンクからなる記憶部を持つ記憶装置のメモリテス
   ト方式において、外部からメモリテストを要求するため
   のテスト信号が与えられることにより、通常モードから
   テストモードに切換えてメモリテストの制御を行うテス
   ト制御回路と、このテスト制御回路の制御により、テス
   ト用アドレスを、上記バンクの全番地についてライトア
   クセスおよびリードアクセスの各アクセス別に一定順序
   で生成するテストアドレス発生器と、予め設定された固
   定のテストデータを生成する、或いは上記バンクの各番
   地に対応したテストデータを上記テストアドレス発生器
   の動作に同期して一定順序で生成するテストデータ発生
   器と、通常モードでは上記記憶装置を利用する利用装置
   からのアクセス要求により、テストモードでは上記テス
   ト制御回路からのアクセス要求により、上記ＲＡＭアレ
   イに対するリード／ライトを制御するＲＡＭアレイ制御
   回路と、通常モードでは上記利用装置からのアクセス要
   求により上記バンクの切換えを制御し、テストモードで
   は上記テスト制御回路の制御により全バンクを選択する
   バンク切換回路と、通常モードでは上記利用装置から与
   えられるアドレスを、テストモードでは上記テストアド
   レス発生器で生成されるテスト用アドレスを、上記ＲＡ
   Ｍアレイをアクセスするためのアドレスとして選択する
   第１のセレクタと、通常モードでは上記利用装置から与
   えられるライトデータを、テストモードでは上記テスト
   データ発生器で生成されるテストデータを、上記ＲＡＭ
   アレイへの書込みデータとして選択する第２のセレクタ
   と、テストモードにおけるリードアクセス時に、上記第
   １のセレクタによって選択されたアドレスの指定に応じ
   て上記各バンクから読出されたデータと上記第２のセレ
   クタによって選択されたデータとをそれぞれ比較して一
   致／不一致を検出するための比較回路と、この比較回路
   の不一致検出に応じて、その際のアドレスを含むエラー
   ステータス情報を保持するためのステータス保持手段と
   、を具備し、外部からのテスト信号に応じ、記憶装置内
   部で同装置の記憶部を構成するＲＡＭアレイのメモリテ
   ストを行うようにしたことを特徴とするメモリテスト方
   式。
2. 【請求項２】　　ＲＡＭアレイにより構成された複数メ
   モリバンクからなる記憶部を持つ記憶装置のメモリテス
   ト方式において、外部からメモリテストを要求するため
   のテスト信号が与えられることにより、通常モードから
   テストモードに切換えてメモリテストの制御を行うテス
   ト制御回路と、このテスト制御回路の制御により、テス
   ト用アドレスを、上記バンクの全番地についてライトア
   クセスおよびリードアクセスの各アクセス別に一定順序
   で生成するテストアドレス発生器と、通常モードでは上
   記記憶装置を利用する利用装置からのアクセス要求によ
   り、テストモードでは上記テスト制御回路からのアクセ
   ス要求により、上記ＲＡＭアレイに対するリード／ライ
   トを制御するＲＡＭアレイ制御回路と、通常モードでは
   上記利用装置からのアクセス要求により上記バンクの切
   換えを制御し、テストモードでは上記テスト制御回路の
   制御により全バンクを選択するバンク切換回路と、通常
   モードでは上記利用装置から与えられるアドレスを、テ
   ストモードでは上記テストアドレス発生器で生成される
   テスト用アドレスを、上記ＲＡＭアレイをアクセスする
   ためのアドレスとして選択する第１のセレクタと、通常
   モードでは上記利用装置から与えられるライトデータを
   、テストモードでは上記テストアドレス発生器で生成さ
   れるテスト用アドレスを、上記ＲＡＭアレイへの書込み
   データとして選択する第２のセレクタと、テストモード
   におけるリードアクセス時に、上記第１のセレクタによ
   って選択されたアドレスの指定に応じて上記各バンクか
   ら読出されたデータと上記第２のセレクタによって選択
   されたデータとをそれぞれ比較して一致／不一致を検出
   するための比較回路と、この比較回路の不一致検出に応
   じて、その際のアドレスを含むエラーステータス情報を
   保持するためのステータス保持手段と、を具備し、外部
   からのテスト信号に応じ、記憶装置内部で同装置の記憶
   部を構成するＲＡＭアレイのメモリテストを行うように
   したことを特徴とするメモリテスト方式。