JPH0225202B2 - - Google Patents
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- Publication number
- JPH0225202B2 JPH0225202B2 JP58249842A JP24984283A JPH0225202B2 JP H0225202 B2 JPH0225202 B2 JP H0225202B2 JP 58249842 A JP58249842 A JP 58249842A JP 24984283 A JP24984283 A JP 24984283A JP H0225202 B2 JPH0225202 B2 JP H0225202B2
- Authority
- JP
- Japan
- Prior art keywords
- unit
- optional
- main
- optional unit
- main unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はオプシヨンユニツト接続方式に係り、
オプシヨンユニツトをメインユニツト側に接続す
る際にユニツトの電源を切断することを必要とし
ない方式に関する。
オプシヨンユニツトをメインユニツト側に接続す
る際にユニツトの電源を切断することを必要とし
ない方式に関する。
(b) 技術の背景
従えば増設用メモリ、複数の入出力装置（以下
Ｉ／Ｏと称する）等が接続されるシステムにおい
ては、これらメモリ、Ｉ／Ｏを単位のユニツトと
して、各々個別のプリント板上又は筐体内に収容
し、アダプタコネクタ等の接続手段により本体装
置に対し任意に着脱自在なよう主装置及びこうし
たオプシヨン機器を構成している。このようなオ
プシヨン化により、システムの汎用性を向上させ
ている。
Ｉ／Ｏと称する）等が接続されるシステムにおい
ては、これらメモリ、Ｉ／Ｏを単位のユニツトと
して、各々個別のプリント板上又は筐体内に収容
し、アダプタコネクタ等の接続手段により本体装
置に対し任意に着脱自在なよう主装置及びこうし
たオプシヨン機器を構成している。このようなオ
プシヨン化により、システムの汎用性を向上させ
ている。
(c) 従来技術と問題点
しかしながら一般に、これらユニツトを本体装
置（メインユニツト）側へ接続するには、本体装
置の電源を一旦切断して行う必要があつた。これ
は、オプシヨンユニツトの接続によるメインユニ
ツト側の破壊、障害発生を防止するために、云わ
ば当然の如く行なわれていることである。
置（メインユニツト）側へ接続するには、本体装
置の電源を一旦切断して行う必要があつた。これ
は、オプシヨンユニツトの接続によるメインユニ
ツト側の破壊、障害発生を防止するために、云わ
ば当然の如く行なわれていることである。
ところがメインユニツトの稼動中にオプシヨン
ユニツトの接続が必要となつた場合を考えると、
かなり手間のかかる作業となる。即ち単にメイン
ユニツト側の電源を切断するのみならず、例えば
メインユニツトに既設のメモリの内容（即ちオプ
シヨンユニツト接続前の状態情報）をデイスク等
の不揮発性メモリに退避する必要があつた。また
これらの作業は、ユニツトの切離しの際にも必要
であることは勿論である。
ユニツトの接続が必要となつた場合を考えると、
かなり手間のかかる作業となる。即ち単にメイン
ユニツト側の電源を切断するのみならず、例えば
メインユニツトに既設のメモリの内容（即ちオプ
シヨンユニツト接続前の状態情報）をデイスク等
の不揮発性メモリに退避する必要があつた。また
これらの作業は、ユニツトの切離しの際にも必要
であることは勿論である。
(d) 発明の目的
本発明は上述した従来の不都合点を解消すべ
く、本体ユニツト側が電源投入状態のままでオプ
シヨンユニツトの取付け、取外しが可能となるオ
プシヨンユニツトの接続方式を提供するにある。
く、本体ユニツト側が電源投入状態のままでオプ
シヨンユニツトの取付け、取外しが可能となるオ
プシヨンユニツトの接続方式を提供するにある。
(e) 発明の構成
上記目的を達成するため本発明においては、メ
インユニツトとオプシヨンユニツトとの間で接続
手段を介して接続されるインタフエース信号接続
線を電気的に切離すスイツチ手段をオプシヨンユ
ニツト側に設け、スイツチ手段によりインタフエ
ース信号線を電気的に切離した状態で両ユニツト
を接続手段で接続し得るようにしたものである。
以下実施例を用いて本発明を詳述する。
インユニツトとオプシヨンユニツトとの間で接続
手段を介して接続されるインタフエース信号接続
線を電気的に切離すスイツチ手段をオプシヨンユ
ニツト側に設け、スイツチ手段によりインタフエ
ース信号線を電気的に切離した状態で両ユニツト
を接続手段で接続し得るようにしたものである。
以下実施例を用いて本発明を詳述する。
(f) 発明の実施例
図面はメモリユニツトに本発明を適用した場合
の一実施例を示すブロツク図である。同図におい
て１はメインボード、２は増設メモリユニツト、
３，４はコネクタ、５はインタフエースケーブ
ル、６は接続スイツチである。
の一実施例を示すブロツク図である。同図におい
て１はメインボード、２は増設メモリユニツト、
３，４はコネクタ、５はインタフエースケーブ
ル、６は接続スイツチである。
メインボード１は、本体装置の処理装置（図示
せず）等が搭載されるプリント板であり、増設用
メモリユニツト２が接続されるコネクタ３が設け
られている。このコネクタ３はドライバ／レシー
バ１２を介してメインユニツト側のバス１１に接
続されている。一方、オプシヨンユニツトである
増設メモリユニツト２には、メインボート１に設
けられるコネクタ３に接続され得るコネクタ４が
設けられる。このコネクタ４にはインタフエース
ケーブル５、ドライバ／レシーバ２１が接続され
る。
せず）等が搭載されるプリント板であり、増設用
メモリユニツト２が接続されるコネクタ３が設け
られている。このコネクタ３はドライバ／レシー
バ１２を介してメインユニツト側のバス１１に接
続されている。一方、オプシヨンユニツトである
増設メモリユニツト２には、メインボート１に設
けられるコネクタ３に接続され得るコネクタ４が
設けられる。このコネクタ４にはインタフエース
ケーブル５、ドライバ／レシーバ２１が接続され
る。
本実施例においては、ユニツト２側に接続スイ
ツチ６を設ける。更にこのスイツチ６のON／
OFF状態をケーブル５を介してメインボード１
側へも通知するように構成したものである。また
メインボード１側のドライバ／レシーバ１２のイ
ネーブル端子Ｅには、通常抵抗を介してシステム
電源Vcc（例えば＋5V）が印加されている。従つ
てメインボード１のオプシヨンユニツト接続用ド
ライバ／レシーバ１２は、電気的に切離した状態
（OFF状態）となつている。
ツチ６を設ける。更にこのスイツチ６のON／
OFF状態をケーブル５を介してメインボード１
側へも通知するように構成したものである。また
メインボード１側のドライバ／レシーバ１２のイ
ネーブル端子Ｅには、通常抵抗を介してシステム
電源Vcc（例えば＋5V）が印加されている。従つ
てメインボード１のオプシヨンユニツト接続用ド
ライバ／レシーバ１２は、電気的に切離した状態
（OFF状態）となつている。
一方、メモリユニツト２側のドライバ／レシー
バ２１のイネーブル端子Ｅにも、接続スイツチ６
が図示OFF状態の場合にはシステム電源より
“Ｈ”レベルが供給される。尚、メモリユニツト
２へ与えられるシステム電源は、図示しない電源
供給線を予め接続することによつて供給されるこ
とは勿論である。
バ２１のイネーブル端子Ｅにも、接続スイツチ６
が図示OFF状態の場合にはシステム電源より
“Ｈ”レベルが供給される。尚、メモリユニツト
２へ与えられるシステム電源は、図示しない電源
供給線を予め接続することによつて供給されるこ
とは勿論である。
而して、メインボード１側へコネクタ３，４を
介してオプシヨンユニツトである増設メモリユニ
ツト２を接続するには以下の如き簡単な操作で良
い。
介してオプシヨンユニツトである増設メモリユニ
ツト２を接続するには以下の如き簡単な操作で良
い。
まず、メモリユニツト２へ図示しないシステム
電源線を接続する。これによつて、ドライバ／レ
シーバ２１のイネーブル端子Ｅには“Ｈ”レベル
が与えられることになり、ドライバ／レシーバ２
１はOFF状態となる。この状態でメモリユニツ
ト２側のコネクタ４をメインボード１側のコネク
タ３に接続する。メインボード１側のドライバ／
レシーバ１２には常時“Ｈ”レベルが与えられて
おり、OFF状態であることは既に述べた。従つ
て、システム電源投入状態（換言すればメインボ
ード１が稼動状態）であつても、オプシヨンユニ
ツト２の接続によるメインボード１側の障害、破
壊を招くことはない。
電源線を接続する。これによつて、ドライバ／レ
シーバ２１のイネーブル端子Ｅには“Ｈ”レベル
が与えられることになり、ドライバ／レシーバ２
１はOFF状態となる。この状態でメモリユニツ
ト２側のコネクタ４をメインボード１側のコネク
タ３に接続する。メインボード１側のドライバ／
レシーバ１２には常時“Ｈ”レベルが与えられて
おり、OFF状態であることは既に述べた。従つ
て、システム電源投入状態（換言すればメインボ
ード１が稼動状態）であつても、オプシヨンユニ
ツト２の接続によるメインボード１側の障害、破
壊を招くことはない。
コネクタ３，４によるインタフエース信号線の
接続後、オプシヨンユニツト２側の接続スイツチ
６をONとする。すると、オプシヨン側のドライ
バ／レシーバ２１のイネーブル端子Ｅには“Ｌ”
レベルが与えられる。これによりドライバ／レシ
ーバ２１は有効状態となる。この結果、接続スイ
ツチ６の閉成による情報（“Ｌ”レベル）が、イ
ンタフエース線５の１つを介してメインボード１
側のドライバ／レシーバ１２のイネーブル端子に
与えられることになる。これによつて、ドライ
バ／レシーバ１２も有効状態となり、メインボー
ド１とオプシヨンユニツト２とが電気的に接続さ
れたことになる。
接続後、オプシヨンユニツト２側の接続スイツチ
６をONとする。すると、オプシヨン側のドライ
バ／レシーバ２１のイネーブル端子Ｅには“Ｌ”
レベルが与えられる。これによりドライバ／レシ
ーバ２１は有効状態となる。この結果、接続スイ
ツチ６の閉成による情報（“Ｌ”レベル）が、イ
ンタフエース線５の１つを介してメインボード１
側のドライバ／レシーバ１２のイネーブル端子に
与えられることになる。これによつて、ドライ
バ／レシーバ１２も有効状態となり、メインボー
ド１とオプシヨンユニツト２とが電気的に接続さ
れたことになる。
またオプシヨンユニツト２を取外すときは、ま
ず接続スイツチ６をOFFとする。これによりド
ライバ／レシーバ１２，２１はOFF状態となり、
メインボード１とオプシヨンユニツト２とは電気
的に切離された状態となる。従つて、接続スイツ
チ６をOFFにした状態でコネクタ３，４を切離
すことによつて、稼動中のメインボード１側に何
ら影響を与えることなく、オプシヨンの切離しが
可能となる。
ず接続スイツチ６をOFFとする。これによりド
ライバ／レシーバ１２，２１はOFF状態となり、
メインボード１とオプシヨンユニツト２とは電気
的に切離された状態となる。従つて、接続スイツ
チ６をOFFにした状態でコネクタ３，４を切離
すことによつて、稼動中のメインボード１側に何
ら影響を与えることなく、オプシヨンの切離しが
可能となる。
尚、２２は接続スイツチ６のON，OFF作動時
のノイズ（チヤタリング）を防止する回路であ
る。このチヤタリング防止回路２２を設けること
によつて、オプシヨンユニツト２の電気的接続／
切離しがより確実に行なわれる。
のノイズ（チヤタリング）を防止する回路であ
る。このチヤタリング防止回路２２を設けること
によつて、オプシヨンユニツト２の電気的接続／
切離しがより確実に行なわれる。
以上の通り本実施例によれば、オプシヨンユニ
ツト側に接続スイツチ６を設け、且つコネクタ
３，４を介して接続されるインタフエース線を用
いて、メイン側、オプシヨン側のドライバ／レシ
ーバをON／OFFするので、簡単な操作でシステ
ム電源を落とすことなくオプシヨンユニツトの接
続（取付け・取外し）が可能となる。
ツト側に接続スイツチ６を設け、且つコネクタ
３，４を介して接続されるインタフエース線を用
いて、メイン側、オプシヨン側のドライバ／レシ
ーバをON／OFFするので、簡単な操作でシステ
ム電源を落とすことなくオプシヨンユニツトの接
続（取付け・取外し）が可能となる。
(g) 発明の効果
以上詳述したように本発明によれば、オプシヨ
ンユニツトとのインタフエース信号線を電気的に
切離す手段を設けたので、電源投入状態のまま
で、オプシヨンユニツトの取付け、取外しが可能
となる。
ンユニツトとのインタフエース信号線を電気的に
切離す手段を設けたので、電源投入状態のまま
で、オプシヨンユニツトの取付け、取外しが可能
となる。
図面は本発明の一実施例として増設メモリユニ
ツトを接続可能なシステムの構成を示す図であ
る。 １はメインボード、２はオプシヨンユニツト、
３，４はコネクタ、５はインタフエースケーブ
ル、６は接続スイツチである。
ツトを接続可能なシステムの構成を示す図であ
る。 １はメインボード、２はオプシヨンユニツト、
３，４はコネクタ、５はインタフエースケーブ
ル、６は接続スイツチである。
Claims (1)
- 【特許請求の範囲】 １ メインユニツトと、該メインユニツトヘイン
ターフエース線を介して接続可能なオプシヨンユ
ニツトととにより構成される装置において、 メインユニツトは、 該オプシヨンユニツトが接続された第１接続手
段と、 該オプシヨンユニツトとの間でデータの送受信
を行うとともに、動作の有効無効を決定する信号
が入力される端子を有する第１送受信手段と、 を備え、 オプシヨンユニツトは、 該第１接続手段と接続される第２接続手段と、 該メインユニントとの間でデータの送受信を行
うとともに、動作の有効無効を決定する信号が入
力される端子を有する第２送受信手段と、 第１及び第２接続手段を介して、第１及び第２
送受信手段の端子に接続され、メインユニツトと
オプシヨンユニツトを電気的に切断するスイツチ
手段と、 を備え、 オプシヨンユニツト側でスイツチ手段を接続、
切断状態にすることにより、第１及び第２送受信
手段を動作有効、無効状態にすることにより、メ
インユニツトとオプシヨンユニツトを電気的に接
続・切断すること特徴するオプシヨンユニツト接
続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249842A JPS60134924A (ja) | 1983-12-24 | 1983-12-24 | オプシヨンユニツト接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249842A JPS60134924A (ja) | 1983-12-24 | 1983-12-24 | オプシヨンユニツト接続方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134924A JPS60134924A (ja) | 1985-07-18 |
| JPH0225202B2 true JPH0225202B2 (ja) | 1990-06-01 |
Family
ID=17198989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58249842A Granted JPS60134924A (ja) | 1983-12-24 | 1983-12-24 | オプシヨンユニツト接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134924A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269261A (ja) * | 1986-05-16 | 1987-11-21 | Nec Corp | マルチプロセツサ接続方式 |
| JPH0752377B2 (ja) * | 1987-02-25 | 1995-06-05 | 株式会社日立製作所 | 電子回路基板 |
| JP2979077B2 (ja) * | 1992-02-18 | 1999-11-15 | シャープ株式会社 | コンピュータ本体とオプション機器との装脱着システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5395521A (en) * | 1977-02-02 | 1978-08-21 | Hitachi Ltd | Printed circuit board capable for live line connection and removal |
-
1983
- 1983-12-24 JP JP58249842A patent/JPS60134924A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60134924A (ja) | 1985-07-18 |
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