JPH02252246A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法に係わり、特に、絶縁
性非晶質材料上に半導体素子を形成する製造方法１こ関
する。

［従来の技術］ ガラス、石英等の絶縁性非晶質基板や、５ｉ０２等の絶
縁性非晶質層上に、高性能な半導体装置を形成する試み
が成されている。

近年、大型で高解像度の液晶表示パネルや、高速で高解
像度の密着型イメージセンサや三秋元ＩＣ等へのニーズ
が高まるにつれて、上述のような絶縁性非晶質材料上の
高性能な半導体素子の実現が待望されている。

絶縁性非晶質材料上に薄膜トランジスタ（ＴＰＴ）を形
成する場合を例にとると、　（１）プラズマＣＶＤ法等
で形成した非晶質シリコンを素子材としたＴＰＴ、　　
（２）ＣＶＤ法等で形成した多結晶シリコンを素子材と
したＴ　Ｐ　Ｔ、　　（３）溶融再結晶化法等で形成し
た単結晶シリコンを素子材としたＴＰＴ等が検討されて
いる。

ところが、これらのＴＰＴのうち非晶質シリコンもしく
は多結晶シリコンを素子材としたＴＰＴは、単結晶シリ
コンを素子材とした場合に比べてＴＰＴの電界効果移動
度が大幅に低く（非晶質シリコンＴＦＴ　　＜　　１ｃ
ｍ２／Ｖ−ｓｅｃ　　、　　多結晶シリコンＴＦＴ　　
〜１０ｃｍ２／Ｖ−ｓｅｅ）、高性能なＴＰＴの実現は
困難であった。

一方、レーザビーム等による溶融再結晶化法は、未だに
十分に完成した技術とは言えず、また、液晶表示パネル
の様に、大面積に素子を形成する必要がある場合には技
術的困難が特に大きい。

［発明が解決しようとする課題］ そこで、絶縁性非晶質材料上に高性能な半導体素子を形
成する簡便かつ実用的な方法として、大粒径の多結晶シ
リコンを固相成長させる方法が注目され、研究が進めら
れている。　（Ｔｈｉｎ　５ｏｌｉｄ　Ｆｉｌｍｓ　１
００　（１９８３）　ｐ、２２７　、　ＪＪＡＰ　Ｖｏ
ｌ、２５　Ｎｏ、２　（１９８６）　ｌ）、Ｌ１２１） しかし、従来の技術では、多結晶シリコンをＣＶＤ法で
形成し、Ｓｉ”をイオンイングラして該多結晶シリコン
を非晶質化した後、６００°Ｃ程度の熱処理を１００時
間近く行っていた。そのため、高価なイオン注入装置を
必要としたほか、熱処理時間も極めて長いという欠点が
あった。

そこで、本発明はより簡便かつ実用的な方法で、大粒径
で結晶化率が高い多結晶シリコンを形成する製造方法を
提供するものである。

［課題を解決するための手段］ 本発明の半導体装置の製造方法は、 （ａ）絶縁性非晶質材料上にシリコンを主体とする半導
体層を形成する工程、 （ｂ）所定の熱処理温度まで一定時間をかけて昇温する
工程を少なくとも有することを特徴とする。

更に、本発明の半導体装置の製造方法は、（ａ）絶縁性
非晶質材料上にシリコンを主体とする半導体層を形成す
る工程、 （ｂ）該半導体層を熱処理等により結晶成長させる工程
、 （ｃ）工程（ｂ）より高い所定の熱処理温度で該半導体
層を処理する工程を少なくとも有することを特徴とする
。

［実施例］ 第１図は、本発明の実施例における半導体装置の製造工
程図の一例である。尚、第１図では半導体素子として薄
膜トランジスタ（ＴＰＴ）を形成する場合を、例として
いる。

第１図において、　（ａ）は、ガラス、石英等の絶縁性
非晶質基板、もしくはＳ　ｉ　０２等の絶縁性非晶質材
料層等の絶縁性非晶質材料１０１上にシリコンＮ１０２
を形成する工程である。成膜条件の一例としテハ、ＬＰ
ＣＶＤ法で５００℃〜５６０°Ｃ程度で膜厚１００人〜
２０００人程度のシリコン膜、を形成する等の方法があ
る。ただし、成膜方法はこれに限定されるものではない
。

（ｂ）は、該シリコン層１０２を熱処理等により結晶成
長させる工程である。熱処理条件は、工程（ａ）のシリ
コン層の成膜方法によってその最ｊ！Ｉ条件が異なるが
、５５０℃〜６５０°Ｃ程度で２〜１０時間程度窒素も
しくはＡｒ等の不活性ガス雰囲気中で熱処理することで
多結晶シリコＱＪＷ１０３が形成される。

（ｃ）は、該多結晶シリコン［１０３を熱酸化法によっ
て酸化し、ゲート絶縁膜１０４を形成する工程である。

ゲート酸化温度は１０００℃〜１２００℃程度である。

多結晶シリコン層１０３は、工程（ｂ）で同相成長法で
結晶成長させたものであるが、その結晶化率は必ずしも
高くない。特に、ＬＰＣＶ、Ｄ法で５００°Ｃ〜５６０
°Ｃ程度の比較的低温で形成したシリコン膜（非晶質シ
リコン、若しくは非晶質相中に微少な結晶領域が存在す
る微結晶シリコンになっている。）を熱処理で固相成長
させた場合は、その結晶化率は、５０％〜７０％程度と
低い。その為、該多結晶シリコン層を熱酸化法で酸化す
る場合に、１０００°０〜１２００℃程度の高温まで短
時間に急激に昇温すると、５０％〜３０％程度残ってい
る未結晶化領域の結晶性が損なわれることが、我々の検
討の結果明らかとなった。

現在のところ明確な因果関係は明らかではないが、昇温
か急激な場合は、 （１）未結晶化領域で多数の結晶層が発生し、微細な結
晶粒が多数成長する。

（２）昇温〜熱酸化過程中に進行する未結晶領域の結晶
化があまり進まない。

等の原因が考えられる。そこで、我々は、この様な間頭
を解決する手段として、１０００°Ｃ〜１２００°Ｃ程
度の熱酸化温度まで昇温する際の昇温速度及び昇温方法
を制御することで、多結晶シリコン層の結晶性を大幅に
向上させる方法を見いだした。

さらに、ＬＰＣＶＤ法で形成した膜の成膜温度とゲート
酸化時の昇温方法にも重要な相関があることを見いだし
た。即ち、ＬＰＣＶＤ法で高温（例えば、５８０℃〜６
１０℃程度）で形成したシリコン層と、低温（例えば、
５００°Ｃ〜５５０℃程度）で形成したシリコン層を比
べると、ゲート酸化温度までの昇温が急激な場合は、低
温で形成したシリコン層の方が結晶化率が低く、ＴＰＴ
の電界効果移動度も小さかったが、本発明の昇温方法を
採用した場合は、逆に低温で形成したシリコン層の方が
結晶粒径が大きく、結晶化度も大きく、ＴＰＴの電界効
果移動度も大きかった。尚、これラノ値は、ＬＰＣＶＤ
法で５８０℃〜６１０℃程度の高温で形成した膜では得
られない値であった。

これは現在のところ以下に述べる理由によると考えられ
る。（１）低温で形成した膜の方は、非晶質シリコンも
しくは非晶質相中に微少な結晶領域が存在する微結晶シ
リコンになっている。従って、高温で形成した膜と比べ
て、固相成長時の多結晶核発生密度が低く、大粒径の多
結晶シリコンを固相成長によって形成できる。　（２）
ただし、低温で形成した膜は、固相成長後の非晶質相の
割合が多く、ゲート酸化時の急激な昇温によって、前述
の理由で結晶性が損なわれていた。と考えられる。従っ
て、本発明はＣＶＤ法で形成した膜に限らず、蒸着法、
プラズマＣＶＤ法、ＥＢ蒸着法、ＭＢＥ法、スパッタ法
、ＣＶＤ法等で非晶質シリコンもしくは微結晶シリコン
を成膜した場合や、微結晶シリコンもしくは多結晶シリ
コン等をプラズマＣＶＤ法、ＣＶＤ法、蒸着法、ＥＢ蒸
着法、ＭＢＥ法、スパッタ法等で形成後、〜Ｓｉ、Ａｒ
。

Ｂ、　　Ｐ、　　Ｈｅ、　　Ｎｅ、　　Ｋｒ、　　Ｈ等
の元素をイオン打ち込みして、該微結晶シリコンもしく
は多結晶シリコン等を完全もしくは一部を非晶質化する
等の方法で形成した場合にも有効である。中でも特に、
ａｓ−ｄｅｐｏの膜の非晶質相の割合が高く、多結晶核
発生密度の低い（即ち、固相成長法で大粒径の多結晶シ
リコンを形成し易い）膜はど、本発明はその効果が大き
い。

続いて、本発明における熱処理条件特に所定の温度まで
の昇温方法について述べる。第２図は本発明の実施例に
おける昇温方法の模式図の一例である。第２図において
、　（ａ）は所定の温度（Ｔ１）まで所定の昇温速度で
昇温して、所定の温度（Ｔ＋）で、例えばアルゴン、窒
素等不活性ガス雰囲気中でアニールし、シリコン層１θ
２を固相成長させて多結晶シリコン層１０３を形成し、
続いて、所定のゲート酸化温度（Ｔ２）まで所定の昇温
速度で昇温してゲート酸化を行う場合を示す。Ｔ１から
Ｔ２への昇温速度は、前述の通り２０℃／分程度（望ま
しくは５℃／分）より遅い方が１、ゲート酸化後の結晶
化率が高く望ましい。また、昇温の途中でアルゴン、窒
素等の不活性ガス雰囲気から酸素、水蒸気、塩化水素等
のうちの少なくとも１種以上を含む雰囲気に切り換え酸
化を進行させながら昇温させる方法もある。　（この方
法は、以下に述べる昇温方法にも適用できる。）尚、昇
温速度は常に一定である必要はなく、上述の値の範囲で
変動しても無論構わない。また、温度Ｔ１で熱処理した
後、−旦試料を取り出して、再び所定の昇温速度でＴ２
まで昇温する方法もある。　（ただし、連続的に熱処理
した方が、時間的に有利であるほか、結晶性も優れてい
た。） 第２図（ｂ）は所定の温度（Ｔ１）まで所定の昇温速度
で昇温して、所定の温度（Ｔ１）でアニールし、シリコ
ン層１０２を固相成長させて多結晶シリコン層１０３を
形成し、続いて、所定のゲート酸化温度（Ｔ２）まで高
温になるほど昇温速度を小さくして昇温し、ゲート酸化
を行う場合を示す。特に、温度が８００°Ｃ〜１０００
°Ｃ程度を越えた領域では昇温速度を５℃／分より小さ
くした方が望ましい。また、逆に７００°Ｃ程度以下で
は昇温速度を１０℃／分より大きくしてもよい。

第２図（ｃ）は所定の温度（Ｔ＋）まで所定の昇温速度
で昇温しで、所定の温度（Ｔ＋）でアニールし、シリコ
ンＭ１０２を固相成長させて多結晶シリコン層１０３を
形成し、続いて、所定の温度（Ｔａ）まで所定の昇温速
度で昇温し、一定時間保持した後、所定のゲート酸化温
度（Ｔ３）まで所定の昇温速度で昇温するを場合を示す
。ゲート酸化温度（Ｔ３）より低い温度（Ｔ２）で所定
時間（例えば１０分〜１時間程度）保持することで、結
晶性を損なわずに、結晶化率を高めることが出来る。従
って、Ｔ２で所定時間保持した後でゲート酸化温度まで
昇温する際は昇温速度を早くしても欠陥の発生は起こり
難い。Ｔ２は７００°Ｃ〜９００℃程度が望ましい。尚
、所定の温度（Ｔ２）は一定に保つ必要はない。例えば
５℃／分よりも遅い昇温速度でゆっくり昇温させてもよ
い。また所定の温度に保持する温度（Ｔ２）は複数あっ
てもよい。例えば７００°Ｃ程度で一旦保持した後で８
００°Ｃ程度で再ガ保持する等の方法もあり、より膜中
の欠陥が低減される効果がある。

第２図（ｄ）は、所定のゲート酸化温度（Ｔ　Ｉ）まで
所定の昇温速度で昇温してゲート酸化を行う場合であり
、所定の温度に保持して同相成長を行う段階を特に設け
ずに昇温しつつ同相成長を進行させる場合であり、処理
時間の短縮ができる。Ｔ＋への昇温速度は、昇温しつつ
固相成長を進めるため、５〜１０℃／分（望ましくは２
℃／分）より遅い方が、結晶化率が高く望ましい。尚、
昇温速度は常に一定である必要はなく、上述の値の範囲
で変動しても無論構わない。

第２図（ｅ）は、所定のゲート酸化温度（Ｔ＋）まで、
高温になるほど昇温速度を小さくして昇温し、ゲート酸
化を行う場合を示す。特に、温度が７００°Ｃ〜１００
０°Ｃ程度を越えた領域では昇温速度を５℃／分より小
さくした方が、多結晶シリコンの結晶性が改善され望ま
しい。また逆に温度が４５０°Ｃ以下の領域では昇温速
度を４０’Ｃ／分より大きくしても多結晶シリコンの結
晶性に影響はほとんどなく、昇温時間の短縮につながる
。５００°Ｃ〜７００°Ｃ程度の領域では、同相成長が
進行するため、５℃／分（望ましくは２℃／分）より昇
温速度を小さくした方が望ましい。

尚、第２図（ａ）〜（ｅ）の内の複数を組み合わせて用
いることで、より欠陥の発生を抑制し、結晶性及び結晶
化率を向上させることも可能である。また、第２図（ａ
）〜（ｅ）は本実施例の一例であり、本発明はこれに限
定されるものではない。

第１図（ｄ）は、半導体素子を形成する工程である。尚
、第１図（ｄ）では、半導体素子としてＴＰＴを形成す
る場合を例としている。図において、１０４はゲート絶
縁膜、１０５はゲート電極、１０６はソース・ドレイン
領域、１０７は眉間絶縁膜、１０８はコンタクト穴、１
０９は配線を示す。ＴＰＴ形成法の一例としては、ゲー
ト電極を形成後、ソース・ドレイン領域をイオン注入法
、熱拡散法、プラズマドーピング法等で形成し、眉間絶
縁膜をＣＶＤ法、スパッタ法、プラズマＣＶＤ法等でＪ
ｆ５成する。さらに、該眉間絶縁膜にコンタクト穴を開
け、配線を形成することでＴＰＴが形成される。

尚、本実施例では高温の熱処理として、ゲート酸化を行
う場合を例としたが本発明はこれに限定されるものでは
ない。例えば、所定の温度（例えば、１０００℃〜１２
００℃程度）まで所定の昇温速度で昇温した後、該所定
の温度で単に熱処理を行なうだけでもよい。ただし、絶
縁ゲート型半導体素子を形成する場合は、ゲート酸化工
程で上述の熱処理を兼ねることが、工程の短縮にもなり
有効である。

本発明に基づく半導体装置の製造方法で作製した多結晶
シリコンＴＰＴ　（Ｎチャンネル）の電界効果移動度は
、１５０〜２０００ｍ２／ｖ−５ｅｃであり、高性能な
多結晶シリコンＴＰＴを簡便なプロセスで形成すること
が出来る。

さらに、前記ＴＰＴ製造工程に水素ガスもしくはアンモ
ニアガスを少なくとも含む気体のプラズマ雰囲気に半導
体素子をさらす工程等を設け、前記ＴＰＴを水素化する
と、結晶粒界に存在する欠陥密度が低減され、前記電界
効果移動度はさらに向上する。

また、チャンネル領域に不純物をドーピングして、Ｖｔ
ｈ　（Ｌ、きい値電圧）を制御する手段も極めて有効で
ある。固相成長法で形成した多結晶シリコンＴＰＴでは
、Ｎチャンネルトランジスタがデプレッション方向にｖ
ｔｈがシフトし、Ｐチャンネルトランジスタがエンハン
スメント方向にシフトする傾向がある。又、上記ＴＰＴ
を水素化した場合、その傾向がより顕著になる。そこで
、チャンネル領域に１０１５〜１０”／ａｍ３程度の不
純物をドープすると、ｖｔｈのシフトを抑えることがで
きる。例えば、第１図において、ゲートＮ極を形成する
前に、イオンインプラ法等でＢ（ボロン）等の不純物を
ｌ　Ｑ　Ｉ　Ｉ　〜ｌ　Ｑ　ｌ　３　／　ｃ　ｍ　２程
度のドーズ量で打ち込む等の方法がある。特に、ドーズ
量が前述の値程度であれば、Ｐチャンネルトランジスタ
、Ｎチャンネルトランジスタ共オフ電流が最小になるよ
うに、ｖｔｈを制御することができる。従って、０ＭＯ
８型のＴＰＴ素子を形成する場合においてもＰ　ｃ　ｈ
、　　Ｎ　ｃ　ｈを選択的にチャンネルドープせずに、
全面を同一の工程でチャンネルドープすることもできる
。

尚、本発明は、第１図の実施例に示したＴＰＴ以外にも
、絶縁ゲート型半導体素子全般に応用できるほか、バイ
ポーラトランジスタ、静電誘導型トランジスタ、太陽電
池・光センサをはじめとする光電変換素子等の半導体素
子を多結晶半導体を素子材として形成する場合にきわめ
て有効な製造方法となる。

［発明の効果］ 以上述べたように、本発明によればより簡便な製造プロ
セスで大粒径の多結晶シリコン膜を形成することが出来
る。その結果、絶縁性非晶質材料上に高性能な半導体素
子を形成することが可能となり、大型で高解像度の液晶
表示パネルや高速で高解像度の密着型イメージセンサや
三次元ＩＣ等を容易に形成できるようになった。

また、本発明は、第１図の実施例に示したＴＰＴ以外に
も、絶縁ゲート型半導体素子全般に応用できるほか、バ
イポーラトランジスタ、静電誘導型トランジスタ、太陽
電池・光センサをはじめとする光電変換素子等の半導体
素子を多結晶半導体を素子材として形成する場合にきわ
めて有効な製造方法となる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の実施例・における半導
体装置の製造工程図である。 第２図（ａ）〜（ｅ）は本発明の実施例における昇温方
法の模式図である。 絶縁性非晶質財料 シリコン層 多結晶シリコン層 ゲート絶縁膜 ゲート電極 ソース・ドレイン領域 層間絶縁膜 コンタクト穴 配線 出願人セイコーエプソン株式会社 代理人弁理土鈴木喜三部（他１名） （ａ） （ｂ） （ｃ） １０１　剥り１→生蓼り９粉４オオ料 第 図 時 間 第２図 （ｃ） 時 間 第２図 （ｄ） 時 間 第２図 （ａ） 時 間 第２図 （ｂ） 時 間 第２図 （ｅ）

Claims (1)

1. 【特許請求の範囲】 １） （ａ）絶縁性非晶質材料上にシリコンを主体とする半導
   体層を形成する工程、 （ｂ）所定の熱処理温度まで一定時間をかけて昇温する
   工程を少なくとも有することを特徴とする半導体装置の
   製造方法。 ２） （ａ）絶縁性非晶質材料上にシリコンを主体とする半導
   体層を形成する工程、 （ｂ）該半導体層を熱処理等により結晶成長させる工程
   、 （ｃ）工程（ｂ）より高い所定の熱処理温度で該半導体
   層を処理する工程を少なくとも有することを特徴とする
   半導体装置の製造方法。 ３）工程（ｃ）が、所定の熱処理温度まで一定時間をか
   けて昇温する工程を少なくとも含むことを特徴とする請
   求項２記載の半導体装置の製造方法。 ４）前記所定の熱処理温度まで一定時間をかけて昇温す
   る工程において昇温速度が２０℃／分より遅い段階が存
   在することを特徴とする請求項１又は請求項３記載の半
   導体装置の製造方法。 ５）前記所定の熱処理温度が７００℃〜１２００℃であ
   ることを特徴とする請求項４記載の半導体装置の製造方
   法。 ６）前記の所定の温度まで昇温する工程、若しくはそれ
   に続く工程が、ゲート絶縁膜を形成する工程の一部であ
   ることを特徴とする請求項５記載の半導体装置の製造方
   法。