JPH02253642A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02253642A JPH02253642A JP1075708A JP7570889A JPH02253642A JP H02253642 A JPH02253642 A JP H02253642A JP 1075708 A JP1075708 A JP 1075708A JP 7570889 A JP7570889 A JP 7570889A JP H02253642 A JPH02253642 A JP H02253642A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、半導体基板、特にＧａＡｓ素子において、
その基板を著しく薄くした際に素子の機械的強度を持た
せるためのチップ側面にメタライズ部を施した半導体装
置およびその製造方法に関するものである。
その基板を著しく薄くした際に素子の機械的強度を持た
せるためのチップ側面にメタライズ部を施した半導体装
置およびその製造方法に関するものである。
第４図は従来のこの種の半導体装置の断面図である。こ
の図で、１は半導体基板、２〜４は前記半導体基板１の
表面に形成された実素子、５は電気メツキのために必要
な給電層、６は前記半導体基板１の裏面に形成した裏面
電極となる金属層、１１は前記チップ側面に形成された
メタライズ部であり、このメタライズ部１１はチップ表
面にも突出して形成される。
の図で、１は半導体基板、２〜４は前記半導体基板１の
表面に形成された実素子、５は電気メツキのために必要
な給電層、６は前記半導体基板１の裏面に形成した裏面
電極となる金属層、１１は前記チップ側面に形成された
メタライズ部であり、このメタライズ部１１はチップ表
面にも突出して形成される。
次に、第５図（ａ）〜（ｈ）により第４図の半導体装置
の製造方法について説明する。
の製造方法について説明する。
まず、半導体基板１、例えばＧａＡｓウェハ上に実素子
２〜４を形成しく第５図（ａ））、次いでＧａＡｓウェ
ハを写真製版工程に通しチップを分離するべき領域（ス
クライブライン部）以外がレジスト（図示せず）で覆わ
れるようにレジストパターンを形成し、次にこのレジス
トパターンをマスクにしてＧａＡｓウェハに基板エツチ
ングを行い分離溝８を形成する。また、分離溝８は所望
の基板厚と等しい深さまでエツチングされる。その後、
レジストを除去する（第５図（ｂ））。次に写真製版工
程で実素子２〜４がレジストで完全に覆われるように下
層レジスト９を形成し、さらに前工程で形成したスクラ
イブライン部が露出するように下層レジスト９をパター
ニングする（第５図（Ｃ））、次に、例えばＧａＡｓウ
ェハ全面にスパッタ金属膜を形成し、後工程で電気メツ
キを行う際に必要な給電層５を形成する。そして、その
上にもう一度上層しシスト１０を形成し、これをパター
ニングしてレジストパターンを形成する（第５図（ｄ）
）。この上層レジスト１０は電気メツキの際の壁となる
レジストである。次に給電層５の露出している部分に電
気メツキ法により、例えば金を成長させチップ側面にメ
タライズ部１１を形成する（第５図（ｅ））。次に電気
メツキの際に使用し不要となった上、下層レジスト１０
．９および給電層５の除去を行う（第５図（ｆ））。以
上で表面プローごスが完了する。
２〜４を形成しく第５図（ａ））、次いでＧａＡｓウェ
ハを写真製版工程に通しチップを分離するべき領域（ス
クライブライン部）以外がレジスト（図示せず）で覆わ
れるようにレジストパターンを形成し、次にこのレジス
トパターンをマスクにしてＧａＡｓウェハに基板エツチ
ングを行い分離溝８を形成する。また、分離溝８は所望
の基板厚と等しい深さまでエツチングされる。その後、
レジストを除去する（第５図（ｂ））。次に写真製版工
程で実素子２〜４がレジストで完全に覆われるように下
層レジスト９を形成し、さらに前工程で形成したスクラ
イブライン部が露出するように下層レジスト９をパター
ニングする（第５図（Ｃ））、次に、例えばＧａＡｓウ
ェハ全面にスパッタ金属膜を形成し、後工程で電気メツ
キを行う際に必要な給電層５を形成する。そして、その
上にもう一度上層しシスト１０を形成し、これをパター
ニングしてレジストパターンを形成する（第５図（ｄ）
）。この上層レジスト１０は電気メツキの際の壁となる
レジストである。次に給電層５の露出している部分に電
気メツキ法により、例えば金を成長させチップ側面にメ
タライズ部１１を形成する（第５図（ｅ））。次に電気
メツキの際に使用し不要となった上、下層レジスト１０
．９および給電層５の除去を行う（第５図（ｆ））。以
上で表面プローごスが完了する。
次いで、ＧａＡｓウェハを所望の厚みまで削り、その削
った面会面に裏面電極となる金属層６、例えば金層を形
成する（第５図（ｇ））。最後に、例えばダイサ、スク
ライバ等を用いて分離溝８のスクライブラインに添って
各半導体装置の分離を行う（第５図（ｈ））。
った面会面に裏面電極となる金属層６、例えば金層を形
成する（第５図（ｇ））。最後に、例えばダイサ、スク
ライバ等を用いて分離溝８のスクライブラインに添って
各半導体装置の分離を行う（第５図（ｈ））。
このような方法で形成された各半導体装置は、側面が金
等のメタライズ部１１でカバーされているので、ピンセ
ット等で素子をつかんだり、ケースに入れて運搬する際
、機械的にもろいＧａＡｓ部がカケたりワしたりするこ
となく有効である。
等のメタライズ部１１でカバーされているので、ピンセ
ット等で素子をつかんだり、ケースに入れて運搬する際
、機械的にもろいＧａＡｓ部がカケたりワしたりするこ
となく有効である。
なお、完成チップ側面の部分拡大斜視図を第６図に示す
。
。
上記のような従来のチップ側面のメタライズ構造は、半
導体装置の表面側も金属、すなわちメタライズ部１１で
°覆われるような構造になる。このような場合、表面の
実素子２〜４の電極に側面のメタライズ部１１が近づき
すぎ、ワイヤボンディングの際、短絡するおそれがある
。また、各素子はキャリアに固定する際はんだ付けを行
うが、そのはんだが各半導体装置の表面まであがってき
て短絡するおそれがある。
導体装置の表面側も金属、すなわちメタライズ部１１で
°覆われるような構造になる。このような場合、表面の
実素子２〜４の電極に側面のメタライズ部１１が近づき
すぎ、ワイヤボンディングの際、短絡するおそれがある
。また、各素子はキャリアに固定する際はんだ付けを行
うが、そのはんだが各半導体装置の表面まであがってき
て短絡するおそれがある。
また、製造方法も分離溝８の形成のため基板表面に著し
い段差が形成された後に、写真製版を要するため、段差
部のレジスト膜厚の不均一の発生または段差凹部の底に
発生するレジスト残り等の不具合が発生する。さらに、
２回もの写真製版工程およびそれに伴うレジスト除去工
程が必要となり、工程数が大幅に増大する等の問題点か
あフた。
い段差が形成された後に、写真製版を要するため、段差
部のレジスト膜厚の不均一の発生または段差凹部の底に
発生するレジスト残り等の不具合が発生する。さらに、
２回もの写真製版工程およびそれに伴うレジスト除去工
程が必要となり、工程数が大幅に増大する等の問題点か
あフた。
この発明は、上記のような多くの問題点を改善するため
になされたもので、チップ側面のメタライズ構造が素子
の側面だけに形成される半導体装置およびその製造方法
を得ることを目的とするものである。
になされたもので、チップ側面のメタライズ構造が素子
の側面だけに形成される半導体装置およびその製造方法
を得ることを目的とするものである。
この発明に係る半導体装置は、半導体チップ表面にはメ
タライズされないように金属層に連続して、チップ側面
にメタライズ部を形成したものである。
タライズされないように金属層に連続して、チップ側面
にメタライズ部を形成したものである。
また、この発明の半導体装置の製造方法は、複数組の実
素子が形成された半導体基板を所望の厚みに形成した後
、半導体基板にレジストパターンを形成し、このレジス
トパターンをマスクにして各スクライブ部に分離溝を形
成し、前記レジストパターンを除去後、前記分離溝を埋
め込むように裏面全面に金属層を形成し、さらに、前記
分離溝のスクライブラインよりスクライブして各半導体
装置に分離することによって裏面に形成された金属層と
連続して、かつ同時にチップ側面にメタライズ部を形成
するものである。
素子が形成された半導体基板を所望の厚みに形成した後
、半導体基板にレジストパターンを形成し、このレジス
トパターンをマスクにして各スクライブ部に分離溝を形
成し、前記レジストパターンを除去後、前記分離溝を埋
め込むように裏面全面に金属層を形成し、さらに、前記
分離溝のスクライブラインよりスクライブして各半導体
装置に分離することによって裏面に形成された金属層と
連続して、かつ同時にチップ側面にメタライズ部を形成
するものである。
この発明の請求項（１）に記載の半導体装置においては
、チップ側面のみに裏面の金属層と同時にメタライズ部
を形成し、表面にはメタライズされない構造としたので
、ワイヤボンディングの際のボンディングワイヤが側面
メタライズによって短絡したり、キャリアに固定する際
に使用するはんだが表面まで上ってきて短絡するような
ことはない。
、チップ側面のみに裏面の金属層と同時にメタライズ部
を形成し、表面にはメタライズされない構造としたので
、ワイヤボンディングの際のボンディングワイヤが側面
メタライズによって短絡したり、キャリアに固定する際
に使用するはんだが表面まで上ってきて短絡するような
ことはない。
また、この発明の請求項 （２）に記載の半導体装置の
製造方法においては、分離溝形成後の写真製版工程を必
要としない方法を採用したので、段差部のレジスト膜圧
の不均一およびレジスト残り等のトラブルの低減、工程
の簡略化、工期の短縮が可能となる。
製造方法においては、分離溝形成後の写真製版工程を必
要としない方法を採用したので、段差部のレジスト膜圧
の不均一およびレジスト残り等のトラブルの低減、工程
の簡略化、工期の短縮が可能となる。
以下、この発明の一実施例を図面について説明する。
第１図はこの発明の一実施例を示す半導体装置の断面図
である。第１図において、１は半導体基板、２〜４は前
記半導体基板１上の表面に形成された実素子、５は電気
メツキの際必要な給電層、６は素子裏面に電気メツキに
より形成した裏面電極となる金属層、６ａは素子側面に
形成されたメタライズ部である。
である。第１図において、１は半導体基板、２〜４は前
記半導体基板１上の表面に形成された実素子、５は電気
メツキの際必要な給電層、６は素子裏面に電気メツキに
より形成した裏面電極となる金属層、６ａは素子側面に
形成されたメタライズ部である。
次に第１図の半導体装置の製造方法を第２図（ａ）〜（
ｅ）について説明する。
ｅ）について説明する。
まず、第２図（ａ）に示すように、半導体基板１上に実
素子２〜４を複数組形成し、次いで、第２図（ｂ）に示
すように、半導体基板１を所望の厚みまで削り、さらに
、第２図（ｅ）に示すように、半導体基板１の裏面に写
真製版を行いレジストアをパターニングし、このレジス
トパターンをマスクにして半導体基板１に対して裏側か
らスクライブライン部に分離溝８を形成する。その後、
第２図（ｄ）に示すように、半導体基板１の裏面のレジ
ストアを除去した後、裏面全面に電気メツキ用の給電層
５を形成し、この給電層５を用いて裏面電極となる金属
層６、例えば金層を電気メツキにより形成する。最後に
、第２図（ｅ）に示すように、ダイサまたはスクライバ
等を用いて分離溝８のスクライブラインに添って各素子
の分離を行うことにより、素子側面にメタライズ部６ａ
が金属層６と同時に形成され、第１図の半導体装置を得
る。
素子２〜４を複数組形成し、次いで、第２図（ｂ）に示
すように、半導体基板１を所望の厚みまで削り、さらに
、第２図（ｅ）に示すように、半導体基板１の裏面に写
真製版を行いレジストアをパターニングし、このレジス
トパターンをマスクにして半導体基板１に対して裏側か
らスクライブライン部に分離溝８を形成する。その後、
第２図（ｄ）に示すように、半導体基板１の裏面のレジ
ストアを除去した後、裏面全面に電気メツキ用の給電層
５を形成し、この給電層５を用いて裏面電極となる金属
層６、例えば金層を電気メツキにより形成する。最後に
、第２図（ｅ）に示すように、ダイサまたはスクライバ
等を用いて分離溝８のスクライブラインに添って各素子
の分離を行うことにより、素子側面にメタライズ部６ａ
が金属層６と同時に形成され、第１図の半導体装置を得
る。
第３図は完成チップ側面を°拡大して示した斜視図であ
る。
る。
このような方法で作られた各半導体装置は、側面のメタ
ライズ部６ａと半導体基板１の裏面電極である金属層６
とは同時に形成できるため、大幅に工程の削減が可能と
なる。また、側面のメタライズ部６ａが裏面から形成さ
れるため表面側にメタライズがまわり込むことはなく、
従来例のように表面側の素子のワイヤボンド時の短絡等
の問題点も解決できる。また、従来のように著しい段差
を伴う分離溝８を形成した後の写真製版工程も行われな
いので、段差の凹部に発生するレジスト残漬の問題も解
決される。
ライズ部６ａと半導体基板１の裏面電極である金属層６
とは同時に形成できるため、大幅に工程の削減が可能と
なる。また、側面のメタライズ部６ａが裏面から形成さ
れるため表面側にメタライズがまわり込むことはなく、
従来例のように表面側の素子のワイヤボンド時の短絡等
の問題点も解決できる。また、従来のように著しい段差
を伴う分離溝８を形成した後の写真製版工程も行われな
いので、段差の凹部に発生するレジスト残漬の問題も解
決される。
なお、上記実施例では側面のメタライズ部６ａおよび裏
面電極となる金属層６の構造および形成方法に関して給
電層５を形成した後、電気メツキ法により金属層６を形
成したが、これは素子の特性、性格、性能等を考慮して
、例えば無箪解メツキ、金属膜スパッタだけに省略して
も何ら問題なく、上記実施例と同様の効果を奏する。
面電極となる金属層６の構造および形成方法に関して給
電層５を形成した後、電気メツキ法により金属層６を形
成したが、これは素子の特性、性格、性能等を考慮して
、例えば無箪解メツキ、金属膜スパッタだけに省略して
も何ら問題なく、上記実施例と同様の効果を奏する。
また、最後のチップ分離についても上記実施例では、ス
クライバまたはダイサ等による機械的な分離切断を示し
たが、さらにもう−工程を追加してレジストマスクを用
いたウェットエツチング。
クライバまたはダイサ等による機械的な分離切断を示し
たが、さらにもう−工程を追加してレジストマスクを用
いたウェットエツチング。
ドライエツチング等を用いてもよい。
以上説明したように、この発明の請求項（１）に記載の
半導体装置は、半導体チップ表面を除くチップ側面およ
び裏面にのみ連続したメタライズ部を形成したので、ワ
イヤボンディング時の短絡。
半導体装置は、半導体チップ表面を除くチップ側面およ
び裏面にのみ連続したメタライズ部を形成したので、ワ
イヤボンディング時の短絡。
キャリア固定時のはんだ上昇に伴う短絡が防止される。
また、この発明の請求項 （２）に記載の半導体装置の
製造方法は、複数組の実素子が形成された半導体基板を
所望の厚みに形成した後、半導体基板にレジストパター
ンを形成し、このレジストパタ−ンをマスクにして各ス
クライブ部に分離溝を形成し、前記レジストパターンを
除去後、前記分離溝を埋め込むと同時に裏面全面に金属
層を形成し、さらに前記分離溝のスクライブラインより
スクライブして各半導体装置に分離することによフて前
記チップ側面に、裏面に形成された金属層と連続したメ
タライズ部を形成するようにしたので、チップ側面のメ
タライズ部が裏面電極と同時に形成されウェハの表面に
はメタライズされないので、従来のような著しい段差の
凹部に発生するレジスト残漬等のトラブルが大幅に低減
される。
製造方法は、複数組の実素子が形成された半導体基板を
所望の厚みに形成した後、半導体基板にレジストパター
ンを形成し、このレジストパタ−ンをマスクにして各ス
クライブ部に分離溝を形成し、前記レジストパターンを
除去後、前記分離溝を埋め込むと同時に裏面全面に金属
層を形成し、さらに前記分離溝のスクライブラインより
スクライブして各半導体装置に分離することによフて前
記チップ側面に、裏面に形成された金属層と連続したメ
タライズ部を形成するようにしたので、チップ側面のメ
タライズ部が裏面電極と同時に形成されウェハの表面に
はメタライズされないので、従来のような著しい段差の
凹部に発生するレジスト残漬等のトラブルが大幅に低減
される。
また、分離溝形成後は写真製版工程を通らないので、工
程の簡略化、工期の短縮化とともに、素子の長期的な性
能の安定９品質および信頼性の向上がはかれる等の効果
が得られる。
程の簡略化、工期の短縮化とともに、素子の長期的な性
能の安定９品質および信頼性の向上がはかれる等の効果
が得られる。
第１図はこの発明の一実施例を示す半導体装置の断面図
、第２図は、第１図の半導体装置の製造方法を説明する
ための工程断面図、第３図は、第１図のチップ側面部の
部分拡大斜視図、第４図は従来の半導体装置の断面図、
第５図は、第４図の半導体装置の製造方法を説明するた
めの工程断面図、第６図は従来のチップ側面部の部分拡
大斜視図である。 図において、１は半導体基板、２〜４は実素子、５は給
電層、６は金属層、６ａはメタライズ部、７はレジスト
、８は分離溝である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図その１ ６ａコ メタライス゛部 第 図そ の 分Ｒ溝 第 図そのｌ 第 図 第 図 第 図その
、第２図は、第１図の半導体装置の製造方法を説明する
ための工程断面図、第３図は、第１図のチップ側面部の
部分拡大斜視図、第４図は従来の半導体装置の断面図、
第５図は、第４図の半導体装置の製造方法を説明するた
めの工程断面図、第６図は従来のチップ側面部の部分拡
大斜視図である。 図において、１は半導体基板、２〜４は実素子、５は給
電層、６は金属層、６ａはメタライズ部、７はレジスト
、８は分離溝である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図その１ ６ａコ メタライス゛部 第 図そ の 分Ｒ溝 第 図そのｌ 第 図 第 図 第 図その
Claims (2)
- （１）半導体基板上に実素子が形成され裏面に金属層が
形成された半導体チップ側面にメタライズ部を形成した
半導体装置において、前記半導体チップ表面を除くチッ
プ側面および裏面にのみ連続したメタライズ部を形成し
たことを特徴とする半導体装置。 - （２）複数組の実素子が形成された半導体基板を所望の
厚みに形成した後、前記半導体基板にレジストパターン
を形成し、このレジストパターンをマスクにして各スク
ライブ部に分離溝を形成する工程、前記レジストパター
ンを除去後、前記分離溝を埋め込むと同時に裏面全面に
金属層を形成する工程、前記分離溝のスクライブライン
よりスクライブして各半導体装置に分離することによっ
て前記チップ側面に、裏面に形成された金属層と連続し
たメタライズ部を形成する工程を含むことを特徴とする
請求項（１）に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7570889A JPH07120642B2 (ja) | 1989-03-27 | 1989-03-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7570889A JPH07120642B2 (ja) | 1989-03-27 | 1989-03-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02253642A true JPH02253642A (ja) | 1990-10-12 |
| JPH07120642B2 JPH07120642B2 (ja) | 1995-12-20 |
Family
ID=13583996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7570889A Expired - Lifetime JPH07120642B2 (ja) | 1989-03-27 | 1989-03-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120642B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872396A (en) * | 1994-10-26 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with plated heat sink |
| US6335265B1 (en) * | 1999-05-18 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor device and semiconductor device |
| US9362366B2 (en) | 2013-05-13 | 2016-06-07 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor element, semiconductor element manufacturing method, semiconductor module, semiconductor module manufacturing method, and semiconductor package |
| JP2021019167A (ja) * | 2019-07-24 | 2021-02-15 | Tdk株式会社 | 電子部品内蔵基板及びその製造方法 |
-
1989
- 1989-03-27 JP JP7570889A patent/JPH07120642B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872396A (en) * | 1994-10-26 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with plated heat sink |
| US5998238A (en) * | 1994-10-26 | 1999-12-07 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device |
| US6335265B1 (en) * | 1999-05-18 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor device and semiconductor device |
| US6603190B2 (en) | 1999-05-18 | 2003-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US9362366B2 (en) | 2013-05-13 | 2016-06-07 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor element, semiconductor element manufacturing method, semiconductor module, semiconductor module manufacturing method, and semiconductor package |
| JP2021019167A (ja) * | 2019-07-24 | 2021-02-15 | Tdk株式会社 | 電子部品内蔵基板及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120642B2 (ja) | 1995-12-20 |
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