JPH02253666A - 半導体受光素子 - Google Patents
半導体受光素子Info
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- JPH02253666A JPH02253666A JP1073913A JP7391389A JPH02253666A JP H02253666 A JPH02253666 A JP H02253666A JP 1073913 A JP1073913 A JP 1073913A JP 7391389 A JP7391389 A JP 7391389A JP H02253666 A JPH02253666 A JP H02253666A
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- Japan
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- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ガードリングを備えた、アバランシェ増倍現
象を利用したブレーナ型半導体受光素子に関する。
象を利用したブレーナ型半導体受光素子に関する。
（従来の技術）
現在、遠距離・高速光通信用受光素子として、光ファイ
バの伝送損失の低い１〜１．６μｍ帯の波長帯で感度を
有するＩ ｎ Ｇ ａ Ａ ｓ ／ Ｉ ｎ Ｐ系のア
バランシェフォトダイオード（Ａ Ｐ Ｄ）の開発が進
められている。
バの伝送損失の低い１〜１．６μｍ帯の波長帯で感度を
有するＩ ｎ Ｇ ａ Ａ ｓ ／ Ｉ ｎ Ｐ系のア
バランシェフォトダイオード（Ａ Ｐ Ｄ）の開発が進
められている。
この様なＡＰＤとして、例えば第５図に示す構造が知ら
れている。即ち、ｎ −１ｎＰ基板１上に、ｎ−１ｎ
Ｐバッファ層２、ｎ −１ｎＧａＡＳ光吸収層３、ｎ
−１ｎＧａＡｓＰ中間層４、ｎ”−１ｎＰ増倍層５
、ｎ−−１ｎＰウィンドウ層６を順次エピタキシャル成
長し、Ｃｄ等を選択拡散法によりＰ −受光部７を、ま
たＢｅ等のイオン注入の後高温アニールを行なってＰ−
ガードリング部８をそれぞれ設け、更にＰ側電極１０、
Ｎ側電極１１を設けたものである。なお、図中９は反射
防止膜、１２および１３はそれぞれＰＮ接合である。
れている。即ち、ｎ −１ｎＰ基板１上に、ｎ−１ｎ
Ｐバッファ層２、ｎ −１ｎＧａＡＳ光吸収層３、ｎ
−１ｎＧａＡｓＰ中間層４、ｎ”−１ｎＰ増倍層５
、ｎ−−１ｎＰウィンドウ層６を順次エピタキシャル成
長し、Ｃｄ等を選択拡散法によりＰ −受光部７を、ま
たＢｅ等のイオン注入の後高温アニールを行なってＰ−
ガードリング部８をそれぞれ設け、更にＰ側電極１０、
Ｎ側電極１１を設けたものである。なお、図中９は反射
防止膜、１２および１３はそれぞれＰＮ接合である。
光の吸収・増倍をｌ ｎＧａＡｓＷ内で行なうｌｎ Ｇ
ａ Ａ ｓ −Ａ Ｐ Ｄの場合、高電界をかけると
、トンネル電流により暗電流が急激に増加する。このた
め、通常ＩｎＧａＡｓ光吸収層３を低キャリア濃度とし
て高電界がかからないようにし、さらにバンドギャップ
が広くトンネル電流の生じにくいＩｎＰ層５をアバラン
シェ領域とする、光の吸収を行なう領域と増倍を行なう
領域とを分離させた上述の構造がとられる。
ａ Ａ ｓ −Ａ Ｐ Ｄの場合、高電界をかけると
、トンネル電流により暗電流が急激に増加する。このた
め、通常ＩｎＧａＡｓ光吸収層３を低キャリア濃度とし
て高電界がかからないようにし、さらにバンドギャップ
が広くトンネル電流の生じにくいＩｎＰ層５をアバラン
シェ領域とする、光の吸収を行なう領域と増倍を行なう
領域とを分離させた上述の構造がとられる。
しかし、ＩｎＧａＡｓ層３とＩｎＰ層５はへテロ構造と
なり、光吸収により発生した正孔がへテロ界面に存在す
る価電子帯の障壁に蓄積され、高速応答特性が得られな
い。このため、Ｉ ｎＧａＡＳ層３とＩｎＰ層５の間に
エネルギーギャップが両者の中間となる組成のＩｎＧａ
ＡｓＰ中間層４を挿入している。
なり、光吸収により発生した正孔がへテロ界面に存在す
る価電子帯の障壁に蓄積され、高速応答特性が得られな
い。このため、Ｉ ｎＧａＡＳ層３とＩｎＰ層５の間に
エネルギーギャップが両者の中間となる組成のＩｎＧａ
ＡｓＰ中間層４を挿入している。
また、低電流、高増倍率の、特性の良いＡＰＤを実現す
るためには、受光面全体に渡り均一なアバランシェ増倍
が行われ、受光部以外の領域では、電圧降伏の発生しな
いことが必要である。特に、ＰＮ接合が選択的に形成さ
れた受光部周辺の曲率を有する部分（第５図中の１４）
は、電界が集中し、局部的な電圧降伏（エッヂブレーク
ダウン）が生じ易い。局所的電圧降伏が発生した場合、
受光部のＰＮ接合１２にかかる逆方向電圧が増加しない
ため、アバランシェ増倍が発生しない。この様な、局所
的な電圧降伏を防止するため、受光部周辺にガードリン
グを設けている。
るためには、受光面全体に渡り均一なアバランシェ増倍
が行われ、受光部以外の領域では、電圧降伏の発生しな
いことが必要である。特に、ＰＮ接合が選択的に形成さ
れた受光部周辺の曲率を有する部分（第５図中の１４）
は、電界が集中し、局部的な電圧降伏（エッヂブレーク
ダウン）が生じ易い。局所的電圧降伏が発生した場合、
受光部のＰＮ接合１２にかかる逆方向電圧が増加しない
ため、アバランシェ増倍が発生しない。この様な、局所
的な電圧降伏を防止するため、受光部周辺にガードリン
グを設けている。
一般に、半導体受光素子の降伏電圧は、半導体層のキャ
リア濃度が低く、またバンドギャップが広い程、高いこ
とが知られている。またＰＮ接合面の曲率の大なる部分
における降伏電圧については、曲率が小さい程、またＰ
Ｎ接合近傍における不純物濃度が階段的に変化している
階段型接合より、線形に変化している傾斜接合の方が高
い。
リア濃度が低く、またバンドギャップが広い程、高いこ
とが知られている。またＰＮ接合面の曲率の大なる部分
における降伏電圧については、曲率が小さい程、またＰ
Ｎ接合近傍における不純物濃度が階段的に変化している
階段型接合より、線形に変化している傾斜接合の方が高
い。
このため、ガードリングを設けたＡＰＤでは、受光部の
ＰＮ接合１２を階段型接合とし、ＰＮ接合の曲率の大な
る部分における曲率を小さくし、またガードリング部の
ＰＮ接合１３を傾斜接合とし、受光部よりガードリング
部での降伏電圧を高くしている。
ＰＮ接合１２を階段型接合とし、ＰＮ接合の曲率の大な
る部分における曲率を小さくし、またガードリング部の
ＰＮ接合１３を傾斜接合とし、受光部よりガードリング
部での降伏電圧を高くしている。
（発明が解決しようとする課題）
一般に、階段型接合を形成するためには高キャリア濃度
のＩｎＦ’層内にＰＮ接合を形成し、また傾斜型接合を
形成するためには低キヤリア濃度のＩｎＰ層内にＰＮ接
合を形成することが望ましい。
のＩｎＦ’層内にＰＮ接合を形成し、また傾斜型接合を
形成するためには低キヤリア濃度のＩｎＰ層内にＰＮ接
合を形成することが望ましい。
しかし、上述のＡＰＤでは、ガードリング効果を得るた
めには、受光部のＰＮ接合１２の曲率の大なる部分より
深い位置まで、ガードリング部のＰＮ接合１３を形成す
る必要がある。即ち、十分なガードリング効果を得るた
めには、受光部となるＰＮ接合１２面は、ガードリング
部のＰＮ接合１３面より浅くなるように、且つｎ −
１ｎＰウィンドウ層６内のｎ −１ｎＰ層倍層５にで
きるだけ近い部分に形成せざるを得えない。従って、低
キヤリア濃度のｎ −１ｎＰウィンドウ層６内に受光
部のＰＮ接合１２を形成するため、アバランシェビルト
アップタイムが太き（なり、高速応答特性を得ることは
難しい。
めには、受光部のＰＮ接合１２の曲率の大なる部分より
深い位置まで、ガードリング部のＰＮ接合１３を形成す
る必要がある。即ち、十分なガードリング効果を得るた
めには、受光部となるＰＮ接合１２面は、ガードリング
部のＰＮ接合１３面より浅くなるように、且つｎ −
１ｎＰウィンドウ層６内のｎ −１ｎＰ層倍層５にで
きるだけ近い部分に形成せざるを得えない。従って、低
キヤリア濃度のｎ −１ｎＰウィンドウ層６内に受光
部のＰＮ接合１２を形成するため、アバランシェビルト
アップタイムが太き（なり、高速応答特性を得ることは
難しい。
また、ｎ −１ｎＰ増倍層５の層厚は結晶成長の制御
性および均一性で決まり、ｎ−−１ｎＰウィンドウ層６
内に形成するＰＮ接合１２の深さは拡散の制御性で決ま
るため、ガードリング効果が十分有り、しかも高速応答
特性が得られるＡＰＤを実現するためには、両方の制御
性が重要となり、製作が容易ではなく歩留まりが低くな
るという製作上の問題があった。
性および均一性で決まり、ｎ−−１ｎＰウィンドウ層６
内に形成するＰＮ接合１２の深さは拡散の制御性で決ま
るため、ガードリング効果が十分有り、しかも高速応答
特性が得られるＡＰＤを実現するためには、両方の制御
性が重要となり、製作が容易ではなく歩留まりが低くな
るという製作上の問題があった。
本発明は、上記の欠点を解決するもので、エッヂブレー
クダウンを防止し、且つ高速応答特性が得られ、製作が
容易で歩留まりの良い半導体受光素子を提供することを
目的とする。
クダウンを防止し、且つ高速応答特性が得られ、製作が
容易で歩留まりの良い半導体受光素子を提供することを
目的とする。
［発明の構成］
（課題を解決するための手段）
本発明の半導体受光素子は、半導体内にＰＮ接合を有す
る受光領域が選択的に形成され、この受光領域の周辺に
ガードリングを備えた半導体受光素子において、第１の
半導体層内にキャリア濃度が基板側から表面にかけて減
少している第２の半導体領域を有し、受光領域である第
１のＰＮ接合の曲率の大なる部分が第２の牛導体層内に
設けられていることを特徴とする半導体受光素子である
。
る受光領域が選択的に形成され、この受光領域の周辺に
ガードリングを備えた半導体受光素子において、第１の
半導体層内にキャリア濃度が基板側から表面にかけて減
少している第２の半導体領域を有し、受光領域である第
１のＰＮ接合の曲率の大なる部分が第２の牛導体層内に
設けられていることを特徴とする半導体受光素子である
。
（作 用）
本発明によれば、受光領域を形成するＰＮ接合の曲がり
のない部分とキャリア濃度の高い増倍層が接しているた
め、アバランシェビルドアップタイムを小さくでき、高
速応答特性に優れる。
のない部分とキャリア濃度の高い増倍層が接しているた
め、アバランシェビルドアップタイムを小さくでき、高
速応答特性に優れる。
また本発明によれば、ＰＮ接合の曲率の大なる部分は、
半導体基板側から表面にかけてキャリア濃度が減少して
いる領域に形成されるため、ＰＮ接合の曲率を小さくで
き、且つ傾斜型接合が実現できる。このため、受光部周
辺のＰＮ接合の曲率の大なる部分では、エッヂブレーク
ダウンを防止することが可能で、効果的なガードリング
を形成できる。
半導体基板側から表面にかけてキャリア濃度が減少して
いる領域に形成されるため、ＰＮ接合の曲率を小さくで
き、且つ傾斜型接合が実現できる。このため、受光部周
辺のＰＮ接合の曲率の大なる部分では、エッヂブレーク
ダウンを防止することが可能で、効果的なガードリング
を形成できる。
更に、増倍層の膜厚制御は拡散プロセス時に行なわれ、
エピタキシャル成長時に行なうものに比べ膜厚制御に自
由度が大きく、制御が容易で、製作の歩留まりの高い半
導体受光素子を実現できる。
エピタキシャル成長時に行なうものに比べ膜厚制御に自
由度が大きく、制御が容易で、製作の歩留まりの高い半
導体受光素子を実現できる。
（実施例）
第１図は本発明の半導体受光素子の一実施例の構成を示
す。
す。
ｎ”−１ｎＰ基板１上に、ｎ−１ｎＰバッファ層２、ｎ
−１ｎＧａＡｓ光吸収層３、ｎ −ＩｎＧａＡｓ
Ｐ中間層４、ｎ”−１ｎＰ増倍層５ζ順次エピタキシャ
ル成長し、ｎ −１ｎＰ増倍層５の一部をドーナツ状
に除去し、更にＳ １０２等をマスクとして、基板から
表面方向にキャリア濃度が減少するようにｎ−１ｎＰ層
６を選択成長する。受光部７となるｐ中層を増倍層５か
らｎ−１ｎＰ層６にかけて選択拡散法で形成し、曲率の
大なる部分はｎ−１ｎＰ層６内に形成し、更に反射防止
膜９、ｎ側電極１０、Ｎ側電極１１を設けたものである
。図中１２はＰＮ接合を示す。
−１ｎＧａＡｓ光吸収層３、ｎ −ＩｎＧａＡｓ
Ｐ中間層４、ｎ”−１ｎＰ増倍層５ζ順次エピタキシャ
ル成長し、ｎ −１ｎＰ増倍層５の一部をドーナツ状
に除去し、更にＳ １０２等をマスクとして、基板から
表面方向にキャリア濃度が減少するようにｎ−１ｎＰ層
６を選択成長する。受光部７となるｐ中層を増倍層５か
らｎ−１ｎＰ層６にかけて選択拡散法で形成し、曲率の
大なる部分はｎ−１ｎＰ層６内に形成し、更に反射防止
膜９、ｎ側電極１０、Ｎ側電極１１を設けたものである
。図中１２はＰＮ接合を示す。
次に、上記の半導体受光素子の製造方法について説明す
る。
る。
まず、ｎ”−１ｎＰ基板１上に、ｎ−１ｎＰバッファ層
２、ｎ −ＩｎＧａＡｓ光吸収層３、ｎ −ＩｎＧ
ａＡｓＰ中間層４、ｎ”−１ｎＰ増倍層５を、順次気相
成長法（ＶＰＥ等）によりエピタキシャル成長を行なう
。次に、Ｓ ｉＯ２等を堆積し、フォトエツチング技術
によりドーナツ状にエツチング除去する。次にｎ”−１
ｎＰ増倍層５の一部をＢ ｒ ＣＨ３０Ｈ等によりエ
ツチング除去する。ｎ −１ｎＰ増倍層５のサイドエ
ツチングにより生じるＳ ｉＯ２の庇は、さらに５ｉ０
２をオーバエツチングし除去する。続いて、ＶＰＥ法に
より、エツチング除去したｎ”−ＩｎＰ増倍層５の部分
に基板表面からウェハ表面方向に対してキャリア濃度が
連続的、或いは階段的に減少するように、ｎ−−１ｎＰ
層６を選択成長する。この後、Ｓ ｉ Ｏ２マスクを除
去する。
２、ｎ −ＩｎＧａＡｓ光吸収層３、ｎ −ＩｎＧ
ａＡｓＰ中間層４、ｎ”−１ｎＰ増倍層５を、順次気相
成長法（ＶＰＥ等）によりエピタキシャル成長を行なう
。次に、Ｓ ｉＯ２等を堆積し、フォトエツチング技術
によりドーナツ状にエツチング除去する。次にｎ”−１
ｎＰ増倍層５の一部をＢ ｒ ＣＨ３０Ｈ等によりエ
ツチング除去する。ｎ −１ｎＰ増倍層５のサイドエ
ツチングにより生じるＳ ｉＯ２の庇は、さらに５ｉ０
２をオーバエツチングし除去する。続いて、ＶＰＥ法に
より、エツチング除去したｎ”−ＩｎＰ増倍層５の部分
に基板表面からウェハ表面方向に対してキャリア濃度が
連続的、或いは階段的に減少するように、ｎ−−１ｎＰ
層６を選択成長する。この後、Ｓ ｉ Ｏ２マスクを除
去する。
次に、Ｐ−ＣＶＤ法等によりＳｉＮ 選択拡散マスク
を堆積し、ｎ −１ｎＰ層６を含むようにフォトエツ
チング技術により、円形にパターニングする。そしてケ
ミカルドライエツチング法（ＣＤＥ法）等によりＳｉＮ
膜を円形にエツチングする。このＳｉＮ 膜等を
マスクとして、封管法等によりカドミウム（Ｃｄ）等の
ｐ型不純物を選択拡散し、ＰＮ接合１２を形成する。
を堆積し、ｎ −１ｎＰ層６を含むようにフォトエツ
チング技術により、円形にパターニングする。そしてケ
ミカルドライエツチング法（ＣＤＥ法）等によりＳｉＮ
膜を円形にエツチングする。このＳｉＮ 膜等を
マスクとして、封管法等によりカドミウム（Ｃｄ）等の
ｐ型不純物を選択拡散し、ＰＮ接合１２を形成する。
受光部のＰＮ接合１２の曲率の大なる部分にガードリン
グ効果を持たせるため、ＳｉＮ 膜を除去後、フォス
フイン雰囲気中（１０１００００ｐｐ、７５００Ｃで、
６０分間のアニールを行ない、ｎ −Ｉｎ２層６に押
し込み拡散を行なう。
グ効果を持たせるため、ＳｉＮ 膜を除去後、フォス
フイン雰囲気中（１０１００００ｐｐ、７５００Ｃで、
６０分間のアニールを行ない、ｎ −Ｉｎ２層６に押
し込み拡散を行なう。
その後、反射防止膜形成のためＳｉＮ 膜９を堆積し
た後、ｐ側電極取出し部分のＳｉＮ 膜９を除去する
。真空蒸着技術により電極金属を蒸着し、フォトエツチ
ング技術によりパターニング、不要な電極金属を除去し
、ｐ側電極を形成する。
た後、ｐ側電極取出し部分のＳｉＮ 膜９を除去する
。真空蒸着技術により電極金属を蒸着し、フォトエツチ
ング技術によりパターニング、不要な電極金属を除去し
、ｐ側電極を形成する。
次に、ＩｎＰ基板１の裏面を研磨後、真空蒸着により、
ｎ側電極１１を形成する。最後に、オーミック電極とす
るため、熱処理をおこなって半導体受光素子が完成する
。
ｎ側電極１１を形成する。最後に、オーミック電極とす
るため、熱処理をおこなって半導体受光素子が完成する
。
本実施例におけるキャリア濃度と層厚および拡散プロフ
ァイルの関係を第２図および第３図に示す。受光部（第
１図Ａ）のＰＮ接合は、第２図に示すように、階段型接
合である。またガードリング部（第１図Ｂ）のＰＮ接合
は、第３図に示すように、傾斜型接合である。
ァイルの関係を第２図および第３図に示す。受光部（第
１図Ａ）のＰＮ接合は、第２図に示すように、階段型接
合である。またガードリング部（第１図Ｂ）のＰＮ接合
は、第３図に示すように、傾斜型接合である。
上記実施例では、ＩｎＧａＡｓＰ、ＩｎＰ系の化合物半
導体について説明したが、ＡＩＧａＡｓＳｂ、ＧａＡｓ
等においても実現可能である。また導電型については、
実施例とは逆の構造のものも可能である。
導体について説明したが、ＡＩＧａＡｓＳｂ、ＧａＡｓ
等においても実現可能である。また導電型については、
実施例とは逆の構造のものも可能である。
第４図に本発明の他の実施例を示す。第１図の例では、
受光部を形成するＰＮ接合１２を選択拡散法で形成後、
熱処理を加え、押し込み拡散を行なうことによりガード
リングを形成したが、この実施例は、特に更にガードリ
ングをイオン注入法で形成し、ガードリングをより効果
的したものである。
受光部を形成するＰＮ接合１２を選択拡散法で形成後、
熱処理を加え、押し込み拡散を行なうことによりガード
リングを形成したが、この実施例は、特に更にガードリ
ングをイオン注入法で形成し、ガードリングをより効果
的したものである。
［発明の効果］
本発明によれば、高速応答特性を有し、またエッヂブレ
ークダンが生じ難く、且つ製作が容易で歩留まりの半導
体受光素子が得られる。
ークダンが生じ難く、且つ製作が容易で歩留まりの半導
体受光素子が得られる。
第１図は本発明の一実施例の半導体受光素子の断面図、
第２図は本発明の受光部のキャリア濃度のプロファイル
、第３図は本発明のガードリング部のキャリア濃度のプ
ロファイル、第４図は本発明の他の実施例の断面図、第
５図は従来の半導体受光素子の断面図である。
第２図は本発明の受光部のキャリア濃度のプロファイル
、第３図は本発明のガードリング部のキャリア濃度のプ
ロファイル、第４図は本発明の他の実施例の断面図、第
５図は従来の半導体受光素子の断面図である。
Claims (1)
- 半導体内にＰＮ接合を有する受光領域が選択的に形成さ
れ、この受光領域の周辺にガードリングを備えた半導体
受光素子において、第１の半導体層内にキャリア濃度が
基板側から表面にかけて減少している第２の半導体領域
を有し、受光領域である第１のＰＮ接合の曲率の大なる
部分が前記第２の半導体層内に設けられていることを特
徴とする半導体受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1073913A JPH02253666A (ja) | 1989-03-28 | 1989-03-28 | 半導体受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1073913A JPH02253666A (ja) | 1989-03-28 | 1989-03-28 | 半導体受光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02253666A true JPH02253666A (ja) | 1990-10-12 |
Family
ID=13531887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1073913A Pending JPH02253666A (ja) | 1989-03-28 | 1989-03-28 | 半導体受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02253666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5438217A (en) * | 1994-04-29 | 1995-08-01 | General Electric Company | Planar avalanche photodiode array with sidewall segment |
| US5670383A (en) * | 1994-04-04 | 1997-09-23 | General Electric Company | Method for fabrication of deep-diffused avalanche photodiode |
-
1989
- 1989-03-28 JP JP1073913A patent/JPH02253666A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670383A (en) * | 1994-04-04 | 1997-09-23 | General Electric Company | Method for fabrication of deep-diffused avalanche photodiode |
| US5438217A (en) * | 1994-04-29 | 1995-08-01 | General Electric Company | Planar avalanche photodiode array with sidewall segment |
| US5500376A (en) * | 1994-04-29 | 1996-03-19 | General Electric Company | Method for fabricating planar avalanche photodiode array |
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