JPH08242016A - フォトダイオードの製造方法 - Google Patents
フォトダイオードの製造方法Info
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- JPH08242016A JPH08242016A JP8010726A JP1072696A JPH08242016A JP H08242016 A JPH08242016 A JP H08242016A JP 8010726 A JP8010726 A JP 8010726A JP 1072696 A JP1072696 A JP 1072696A JP H08242016 A JPH08242016 A JP H08242016A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/22—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes
- H10F30/225—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier working in avalanche mode, e.g. avalanche photodiodes
- H10F30/2255—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier working in avalanche mode, e.g. avalanche photodiodes in which the active layers form heterostructures, e.g. SAM structures
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Abstract
(57)【要約】
【課題】メサ構造のアバランシェ・フォトダイオード
（ＡＰＤ）の増倍層、保護リング、及び、隣接するｐ+
層のドーピングと厚さの精密な制御が可能で、ｐ+層の
表面における極めて強い電界、並びに、ｐ+層及び増倍
層の界面におけるエッジ降伏を回避することのできるＡ
ＰＤの製造方法を提供する。 【解決手段】本発明の一実施例によれば、エピタキシャ
ル再成長された保護リング、および、キャップ層と増倍
層との間で規定されたプレーナー形Ｐ−Ｎ接合とを有す
るＳＡＭ（独立した吸収及び増倍）構造のＡＰＤが提供
される。増倍層は、キャップ層と反対の導電タイプを有
する多層半導体プラットフォームの一部分であって、該
プラットフォームは、中間層、光吸収層、および基板を
備えている。本発明の別の実施例では、不純物ドーパン
ト濃度の分布が変化可能な保護リングが提供される。
（ＡＰＤ）の増倍層、保護リング、及び、隣接するｐ+
層のドーピングと厚さの精密な制御が可能で、ｐ+層の
表面における極めて強い電界、並びに、ｐ+層及び増倍
層の界面におけるエッジ降伏を回避することのできるＡ
ＰＤの製造方法を提供する。 【解決手段】本発明の一実施例によれば、エピタキシャ
ル再成長された保護リング、および、キャップ層と増倍
層との間で規定されたプレーナー形Ｐ−Ｎ接合とを有す
るＳＡＭ（独立した吸収及び増倍）構造のＡＰＤが提供
される。増倍層は、キャップ層と反対の導電タイプを有
する多層半導体プラットフォームの一部分であって、該
プラットフォームは、中間層、光吸収層、および基板を
備えている。本発明の別の実施例では、不純物ドーパン
ト濃度の分布が変化可能な保護リングが提供される。
Description
【０００１】
【産業上の利用分野】本発明は、アバランシェ・フォト
ダイオードの分野に関するものである。とりわけ、本発
明は、高利得のアバランシェ・フォトダイオードに関す
るものである。
ダイオードの分野に関するものである。とりわけ、本発
明は、高利得のアバランシェ・フォトダイオードに関す
るものである。
【０００２】
【従来の技術】アバランシェ・フォトダイオード（ＡＰ
Ｄ）は、露光すると、荷電キャリヤが発生し、増倍され
る半導体デバイスである。該フォトダイオードは、高速
通信において広く用いられている。ＡＰＤは、降伏に近
い強いピーク電界の逆バイアスを受けて動作する。適合
する波長範囲、すなわち、３００〜１６００ｎｍの入射
フォトンによって、半導体材料に荷電キャリヤ（電子及
び／またはホール）が生じる。荷電キャリヤは、強い逆
バイアスによって反対電極に向かって加速される。加速
されたキャリヤは、次に、半導体材料内における衝突電
離によって、２次キャリヤを発生する。結果生じるアバ
ランシェによって、１０3を超える利得を生じることが
可能である。ＡＰＤによって向上する光学受信器の感度
は、１０ｄＢを超える可能性がある。
Ｄ）は、露光すると、荷電キャリヤが発生し、増倍され
る半導体デバイスである。該フォトダイオードは、高速
通信において広く用いられている。ＡＰＤは、降伏に近
い強いピーク電界の逆バイアスを受けて動作する。適合
する波長範囲、すなわち、３００〜１６００ｎｍの入射
フォトンによって、半導体材料に荷電キャリヤ（電子及
び／またはホール）が生じる。荷電キャリヤは、強い逆
バイアスによって反対電極に向かって加速される。加速
されたキャリヤは、次に、半導体材料内における衝突電
離によって、２次キャリヤを発生する。結果生じるアバ
ランシェによって、１０3を超える利得を生じることが
可能である。ＡＰＤによって向上する光学受信器の感度
は、１０ｄＢを超える可能性がある。
【０００３】例えば、１０００〜１６００ｎｍの波長の
光といった、長い波長の応用例の場合、光吸収層は、禁
止帯の幅が狭い半導体材料から形成しなければならな
い。しかし、一般に、逆バイアスが強いと、禁止帯の幅
が狭い材料に流れる大暗電流によって過剰なノイズが生
じることになる。この過剰なノイズを抑制するため、禁
止帯の幅がより広い、独立した層を設けることによっ
て、アバランシェの増倍が可能になる。こうして構成さ
れるＡＰＤは、一般に、独立した吸収及び増倍（ＳＡ
Ｍ）構造として知られている。
光といった、長い波長の応用例の場合、光吸収層は、禁
止帯の幅が狭い半導体材料から形成しなければならな
い。しかし、一般に、逆バイアスが強いと、禁止帯の幅
が狭い材料に流れる大暗電流によって過剰なノイズが生
じることになる。この過剰なノイズを抑制するため、禁
止帯の幅がより広い、独立した層を設けることによっ
て、アバランシェの増倍が可能になる。こうして構成さ
れるＡＰＤは、一般に、独立した吸収及び増倍（ＳＡ
Ｍ）構造として知られている。
【０００４】一般に、ＳＡＭ−ＡＰＤには２つのタイ
プ、すなわち、プレーナー構造またはメサ構造が存在す
る。メサ構造のＳＡＭ−ＡＰＤの場合、増倍層のドーピ
ング及び厚さは、エピタキシャル・テクノロジによって
制御され、層の厚さ及び不純物ドーパント濃度に対して
精密な制御が施される。しかし、メサ構造は、表面が強
い電界領域にさらされることになる。表面のパッシベー
ションは、現在まで十分に立証されておらず、従って、
メサ構造のＡＰＤは望ましくない。
プ、すなわち、プレーナー構造またはメサ構造が存在す
る。メサ構造のＳＡＭ−ＡＰＤの場合、増倍層のドーピ
ング及び厚さは、エピタキシャル・テクノロジによって
制御され、層の厚さ及び不純物ドーパント濃度に対して
精密な制御が施される。しかし、メサ構造は、表面が強
い電界領域にさらされることになる。表面のパッシベー
ションは、現在まで十分に立証されておらず、従って、
メサ構造のＡＰＤは望ましくない。
【０００５】適正に設計されたプレーナーＡＰＤは、メ
サ構造のＡＰＤに比べると、構造の表面において示す電
界が弱く、一般に、エピタキシャル成長したｎタイプの
層にｐタイプのドーパントを拡散することによって形成
される。増倍層の厚さは、拡散接合の位置によって決ま
る。図１には、ｎ+ＩｎＰ基板１５上に、ｎ ＩｎＰバッ
ファ層１０、ｎ-ＩｎＧａＡｓ光吸収層１１、ｎ-ＩｎＧ
ａＡｓＰ中間層１２、ｎアバランシェＩｎＰ増倍層１
３、及び、ｎ-ＩｎＰウインドウ層１４を順次エピタキ
シャル成長させる、先行技術によるプレーナーＳＡＭ−
ＡＰＤが示されている。ｐ+ＩｎＰ拡散層１６及びｐ保
護リング１７は、選択的拡散またはイオン注入技法によ
ってウインドウ層１４に形成される。デバイスの上部表
面には、Ｐ側電極１８が設けられ、基板１５の下部表面
には、Ｎ側電極１９が形成される。
サ構造のＡＰＤに比べると、構造の表面において示す電
界が弱く、一般に、エピタキシャル成長したｎタイプの
層にｐタイプのドーパントを拡散することによって形成
される。増倍層の厚さは、拡散接合の位置によって決ま
る。図１には、ｎ+ＩｎＰ基板１５上に、ｎ ＩｎＰバッ
ファ層１０、ｎ-ＩｎＧａＡｓ光吸収層１１、ｎ-ＩｎＧ
ａＡｓＰ中間層１２、ｎアバランシェＩｎＰ増倍層１
３、及び、ｎ-ＩｎＰウインドウ層１４を順次エピタキ
シャル成長させる、先行技術によるプレーナーＳＡＭ−
ＡＰＤが示されている。ｐ+ＩｎＰ拡散層１６及びｐ保
護リング１７は、選択的拡散またはイオン注入技法によ
ってウインドウ層１４に形成される。デバイスの上部表
面には、Ｐ側電極１８が設けられ、基板１５の下部表面
には、Ｎ側電極１９が形成される。
【０００６】こうして形成されたＳＡＭ−ＡＰＤの場
合、ｎ-ＩｎＧａＡｓ層１１における光吸収によって生
じたホールがｎ ＩｎＰ層１３にドリフトし、アバラン
シェ増倍を開始する。ＡＰＤは、ＩｎＧａＡｓ層１１の
電界を暗電流の抑制に十分な弱さに保つことができるよ
うに設計されるのが理想である。ｎ-ＩｎＧａＡｓ層１
１とｎ ＩｎＰ層１３の間に形成されるヘテロ接合の価
電子帯において、ｎ-ＩｎＧａＡｓ層１１に発生するホ
ールが蓄積される。これによって、ＡＰＤの応答が鈍く
なる。この欠点を克服するため、ｎ-ＩｎＧａＡｓＰ中
間層１２が、ｎ-ＩｎＧａＡｓ層１１とｎ ＩｎＰ層１３
の間に配置される。
合、ｎ-ＩｎＧａＡｓ層１１における光吸収によって生
じたホールがｎ ＩｎＰ層１３にドリフトし、アバラン
シェ増倍を開始する。ＡＰＤは、ＩｎＧａＡｓ層１１の
電界を暗電流の抑制に十分な弱さに保つことができるよ
うに設計されるのが理想である。ｎ-ＩｎＧａＡｓ層１
１とｎ ＩｎＰ層１３の間に形成されるヘテロ接合の価
電子帯において、ｎ-ＩｎＧａＡｓ層１１に発生するホ
ールが蓄積される。これによって、ＡＰＤの応答が鈍く
なる。この欠点を克服するため、ｎ-ＩｎＧａＡｓＰ中
間層１２が、ｎ-ＩｎＧａＡｓ層１１とｎ ＩｎＰ層１３
の間に配置される。
【０００７】高感度を得るには、Ｐ−Ｎ接合２１に沿っ
て均一なアバランシェ増倍を実現することが必要であ
る。そのためには、Ｐ−Ｎ接合２１のプレーナー部分と
同一の広がりを有するＡＰＤの中央部に沿って降伏領域
を制限する必要がある。ずっと以前から認識されている
ように、電界は、ｎ-ＩｎＰウインドウ層１４とＰ+Ｉｎ
Ｐ層１６の間におけるＰ−Ｎ接合２１の湾曲部分２０に
集中する。この電界の集中によって、一般にエッジ降伏
として知られる、湾曲部分２０の降伏を早めることにな
る可能性がある。
て均一なアバランシェ増倍を実現することが必要であ
る。そのためには、Ｐ−Ｎ接合２１のプレーナー部分と
同一の広がりを有するＡＰＤの中央部に沿って降伏領域
を制限する必要がある。ずっと以前から認識されている
ように、電界は、ｎ-ＩｎＰウインドウ層１４とＰ+Ｉｎ
Ｐ層１６の間におけるＰ−Ｎ接合２１の湾曲部分２０に
集中する。この電界の集中によって、一般にエッジ降伏
として知られる、湾曲部分２０の降伏を早めることにな
る可能性がある。
【０００８】エッジ降伏を回避するため、ｐ+ＩｎＰ層
１６を包囲するように、保護リング１７が設けられる。
保護リング１７は、ウインドウ層１４と増倍層１３の両
方の間に第２のＰ−Ｎ接合を生じるように形成される。
第２のＰ−Ｎ接合は、一般に、湾曲部分２０をなくすた
め、Ｐ−Ｎ接合２１よりも深い。
１６を包囲するように、保護リング１７が設けられる。
保護リング１７は、ウインドウ層１４と増倍層１３の両
方の間に第２のＰ−Ｎ接合を生じるように形成される。
第２のＰ−Ｎ接合は、一般に、湾曲部分２０をなくすた
め、Ｐ−Ｎ接合２１よりも深い。
【０００９】上述の先行技術のＡＰＤの場合、ｎ-Ｉｎ
Ｐウインドウ層１４は、キャリヤ濃度が低く、荷電キャ
リヤ濃度がより高いｎ ＩｎＰアバランシェ増倍層１３
上にエピタキシャル成長させられることが多い。Ｐ−Ｎ
接合２２は、高温による、ウインドウ層１４に対するＢ
ｅイオン等の選択的拡散、または、注入及び焼きなまし
によって形成される。Ｐ−Ｎ接合２１は、一般に、拡散
源としてＣｄまたはＺｎを利用した、層１４に対する層
１６のｐドーパントの選択的拡散によって形成される。
Ｐウインドウ層１４は、キャリヤ濃度が低く、荷電キャ
リヤ濃度がより高いｎ ＩｎＰアバランシェ増倍層１３
上にエピタキシャル成長させられることが多い。Ｐ−Ｎ
接合２２は、高温による、ウインドウ層１４に対するＢ
ｅイオン等の選択的拡散、または、注入及び焼きなまし
によって形成される。Ｐ−Ｎ接合２１は、一般に、拡散
源としてＣｄまたはＺｎを利用した、層１４に対する層
１６のｐドーパントの選択的拡散によって形成される。
【００１０】高利得帯域幅生成物でＡＰＤが得られるよ
うにするため、Ｐ−Ｎ接合２１は、アバランシェ増倍層
１３の近くまたはその内部にできるだけ深く配置され
る。さらに、良好な応答時間を得るため、増倍層におけ
るドーパント濃度を高くする必要がある。これには、所
望の利得を実現するのに十分な量の光で発生するキャリ
ヤを抽出するため、増倍層１３及び保護リング１７のド
ーピングと厚さの両方に対する高度の制御が必要にな
る。また、光吸収層における電界は、過剰な暗電流を回
避するため、弱く保たなければならない。
うにするため、Ｐ−Ｎ接合２１は、アバランシェ増倍層
１３の近くまたはその内部にできるだけ深く配置され
る。さらに、良好な応答時間を得るため、増倍層におけ
るドーパント濃度を高くする必要がある。これには、所
望の利得を実現するのに十分な量の光で発生するキャリ
ヤを抽出するため、増倍層１３及び保護リング１７のド
ーピングと厚さの両方に対する高度の制御が必要にな
る。また、光吸収層における電界は、過剰な暗電流を回
避するため、弱く保たなければならない。
【００１１】前述の原理を利用してノイズを抑え、利得
を高めようとする先行技術による試みが、数多く行われ
てきた。Ｔｓｕｊｉその他に対する米国特許第５，３０
８，９９５号には、利得帯域幅及びイオン化率が改良さ
れた超格子ＡＰＤが開示されている。増倍層は、禁止帯
の幅が異なる、２つ以上のタイプの半導体層によって形
成される。バリヤ層、すなわち、禁止帯の幅が最大の超
格子構造を備えた半導体層に、引張り応力が加えられ
る。
を高めようとする先行技術による試みが、数多く行われ
てきた。Ｔｓｕｊｉその他に対する米国特許第５，３０
８，９９５号には、利得帯域幅及びイオン化率が改良さ
れた超格子ＡＰＤが開示されている。増倍層は、禁止帯
の幅が異なる、２つ以上のタイプの半導体層によって形
成される。バリヤ層、すなわち、禁止帯の幅が最大の超
格子構造を備えた半導体層に、引張り応力が加えられ
る。
【００１２】Ｏｋｚａｋｉに対する米国特許第５，１５
７，４７３号には、ＡＰＤ、及び、ｎ+ＩｎＰのアバラ
ンシェ増倍層に対するｎ ＩｎＰのウインドウ層のエピ
タキシャル成長を含むその製造方法が開示されている。
ウインドウ層を選択的に除去して、アバランシェ増倍層
を露出させることによって、凹部が形成される。次に、
ｐタイプの不純物をウインドウ層に選択的に送り込むこ
とによって、保護リングが形成される。次に、ｐタイプ
不純物の第２の注入によって、Ｐ−Ｎ接合及びドーパン
ト勾配濃度を有する保護リングが形成される。
７，４７３号には、ＡＰＤ、及び、ｎ+ＩｎＰのアバラ
ンシェ増倍層に対するｎ ＩｎＰのウインドウ層のエピ
タキシャル成長を含むその製造方法が開示されている。
ウインドウ層を選択的に除去して、アバランシェ増倍層
を露出させることによって、凹部が形成される。次に、
ｐタイプの不純物をウインドウ層に選択的に送り込むこ
とによって、保護リングが形成される。次に、ｐタイプ
不純物の第２の注入によって、Ｐ−Ｎ接合及びドーパン
ト勾配濃度を有する保護リングが形成される。
【００１３】Ｋａｇａｗａに対する米国特許第５，０７
５，７５０号には、とりわけ、ＲＦ特性の改善されたＡ
ＰＤが開示されている。このＡＰＤには、ＩｎＰ層、増
倍層、光吸収層、光反射層、及び、電極を備えた多層構
造が含まれる。増倍層は、ＩｎＰ層の１つの上に配置さ
れ、Ｉｎ0.52Ａｌ0.48Ａｓと格子整合させるべきＩｎ
0.52Ａｌ0.48Ａｓ層とＩｎxＧａ1-xＡｓyＰ1-y層を交互
にスタックすることによって、利得帯域幅が改良され
る、超格子から構成される。
５，７５０号には、とりわけ、ＲＦ特性の改善されたＡ
ＰＤが開示されている。このＡＰＤには、ＩｎＰ層、増
倍層、光吸収層、光反射層、及び、電極を備えた多層構
造が含まれる。増倍層は、ＩｎＰ層の１つの上に配置さ
れ、Ｉｎ0.52Ａｌ0.48Ａｓと格子整合させるべきＩｎ
0.52Ａｌ0.48Ａｓ層とＩｎxＧａ1-xＡｓyＰ1-y層を交互
にスタックすることによって、利得帯域幅が改良され
る、超格子から構成される。
【００１４】カナダ特許第１，２９８，６４０号には、
ＳＡＭ−ＡＰＤ、及び、第１と第２の荷電シートを利用
することによって、増倍領域及び光吸収領域の中央及び
周辺部における電界の独立した制御が行える、その形成
方法が開示されている。第１の荷電シートが増倍層のＰ
−Ｎ接合の光吸収領域と中央部の間に配置される。第２
の荷電シートが、Ｐ−Ｎ接合の光吸収領域とエッジの間
に配置される。第２の荷電シートのドーパント濃度は第
１の荷電シートよりも低い。
ＳＡＭ−ＡＰＤ、及び、第１と第２の荷電シートを利用
することによって、増倍領域及び光吸収領域の中央及び
周辺部における電界の独立した制御が行える、その形成
方法が開示されている。第１の荷電シートが増倍層のＰ
−Ｎ接合の光吸収領域と中央部の間に配置される。第２
の荷電シートが、Ｐ−Ｎ接合の光吸収領域とエッジの間
に配置される。第２の荷電シートのドーパント濃度は第
１の荷電シートよりも低い。
【００１５】ＡＰＤを製造するための拡散技法の限界は
明白である。拡散精度には限界がある。例えば、１００
ＧＨｚの増倍利得帯域幅を実現するため、均一にドープ
した増倍層の厚さは、必要とされる約４±０．０２μｍ
の精度で、約０．７μｍでなければならない。拡散テク
ノロジによってこの精度を達成するのは極めて困難であ
る。同様の理由から、保護リングのドーピング及び位置
を正確に制御するのは困難である。この結果、製造歩留
まりが低下し、ＡＰＤの生産コストが増大することにな
る場合が多い。製造歩留まりの低さは、高利得帯域幅の
生成物でＡＰＤを製造する上で重大な欠点である。
明白である。拡散精度には限界がある。例えば、１００
ＧＨｚの増倍利得帯域幅を実現するため、均一にドープ
した増倍層の厚さは、必要とされる約４±０．０２μｍ
の精度で、約０．７μｍでなければならない。拡散テク
ノロジによってこの精度を達成するのは極めて困難であ
る。同様の理由から、保護リングのドーピング及び位置
を正確に制御するのは困難である。この結果、製造歩留
まりが低下し、ＡＰＤの生産コストが増大することにな
る場合が多い。製造歩留まりの低さは、高利得帯域幅の
生成物でＡＰＤを製造する上で重大な欠点である。
【００１６】
【発明が解決しようとする課題】本発明の目的は、メサ
構造ＡＰＤの増倍層、保護リング、及び、隣接するｐ+
層のドーピングと厚さの精密な制御を実施し、同時に、
ｐ+層の表面における極めて強い電界、並びに、ｐ+層及
び増倍層の界面におけるエッジ降伏を回避することにあ
る。
構造ＡＰＤの増倍層、保護リング、及び、隣接するｐ+
層のドーピングと厚さの精密な制御を実施し、同時に、
ｐ+層の表面における極めて強い電界、並びに、ｐ+層及
び増倍層の界面におけるエッジ降伏を回避することにあ
る。
【００１７】
【課題を解決するための手段】メサ構造ＡＰＤ及びその
形成方法において、均質なｐ+タイプのキャップ層をｎ
増倍層の上にエピタキシャル成長させることによって、
その間にプレーナーＰ−Ｎ接合を形成し、少なくとも１
つのエピタキシャル再成長保護リングのドーパント濃度
が増倍層のドーパント濃度より低くなるようにする。層
状半導体構造には、光吸収層及びアバランシェ増倍層が
含まれており、両方とも、負タイプの導電性を備えてい
る。保護リングは、それが包囲するキャップ層と同じ半
導体材料から形成される。キャップ層と増倍層の両方に
隣接して保護リングをエピタキシャル再成長させること
によって、第１と第２のプレーナー部分を備え、その間
において、湾曲部分が第１のＰ−Ｎ接合から遠位に配置
される第２のＰ−Ｎ接合が、増倍層に対して形成され
る。
形成方法において、均質なｐ+タイプのキャップ層をｎ
増倍層の上にエピタキシャル成長させることによって、
その間にプレーナーＰ−Ｎ接合を形成し、少なくとも１
つのエピタキシャル再成長保護リングのドーパント濃度
が増倍層のドーパント濃度より低くなるようにする。層
状半導体構造には、光吸収層及びアバランシェ増倍層が
含まれており、両方とも、負タイプの導電性を備えてい
る。保護リングは、それが包囲するキャップ層と同じ半
導体材料から形成される。キャップ層と増倍層の両方に
隣接して保護リングをエピタキシャル再成長させること
によって、第１と第２のプレーナー部分を備え、その間
において、湾曲部分が第１のＰ−Ｎ接合から遠位に配置
される第２のＰ−Ｎ接合が、増倍層に対して形成され
る。
【００１８】本発明のもう１つの実施例によれば、ドー
パント濃度を変化させて、単一成長ステップで保護リン
グのエピタキシャル再成長が行われる。保護リングは、
キャップ層と増倍層の両方に隣接した領域のドーパント
濃度が、キャップ層または増倍層よりも低くなるように
成長させることが可能である。残りの保護リング領域の
ドーパント濃度は、一般に、増倍層以上である。
パント濃度を変化させて、単一成長ステップで保護リン
グのエピタキシャル再成長が行われる。保護リングは、
キャップ層と増倍層の両方に隣接した領域のドーパント
濃度が、キャップ層または増倍層よりも低くなるように
成長させることが可能である。残りの保護リング領域の
ドーパント濃度は、一般に、増倍層以上である。
【００１９】さらにもう１つの実施例の場合、キャップ
層の上に禁止帯の幅が狭い半導体材料キャップ層をエピ
タキシャル成長させ、禁止帯の幅が狭い層に隣接して、
非金属接点が配置される。
層の上に禁止帯の幅が狭い半導体材料キャップ層をエピ
タキシャル成長させ、禁止帯の幅が狭い層に隣接して、
非金属接点が配置される。
【００２０】
【実施例】図２には、ｎ+ＩｎＰ基板２６上に、ｎ-Ｉｎ
ＧａＡｓ光吸収層２３、ｎ-ＩｎＧａＡｓＰ中間層２
４、及び、ｎ+アバランシェＩｎＰ増倍層２５を順次エ
ピタキシャル成長させた、ＳＡＭ−ＡＰＤが示されてい
る。増倍層２５の上に均一なｐ+ＩｎＰキャップ層２７
を成長させることによって、その間にプレーナーＰ−Ｎ
接合２８が形成される。増倍層２５及びキャップ層２７
の両方に隣接して保護リング２９をエピタキシャル再成
長させることによって、保護リング２９と増倍層２５の
間の界面に第２のＰ−Ｎ接合３４が形成される。保護リ
ング２９の一部が除去されて、ｐ+キャップ層２７が露
出し、保護リングの残りの部分がｐ+キャップ層２７を
包囲する。望ましい実施例の場合、保護リング２９は、
ｐ+キャップ層２７と同じ半導体材料から形成される
が、その領域内の電界を抑えるため、不純物ドーパント
の濃度は低い。Ｐ側電極３０は、キャップ層２７と接触
するように配置することが可能である。Ｎ側電極３１
は、半導体基板２６の下部表面に形成される。電極は、
環状または中実とすることが可能である。この適用例の
目的上、中実の電極は、キャップ層２７または基板２６
を完全にカバーする。電極が環状の場合、それぞれ、中
央に位置するアパーチャを形成する。
ＧａＡｓ光吸収層２３、ｎ-ＩｎＧａＡｓＰ中間層２
４、及び、ｎ+アバランシェＩｎＰ増倍層２５を順次エ
ピタキシャル成長させた、ＳＡＭ−ＡＰＤが示されてい
る。増倍層２５の上に均一なｐ+ＩｎＰキャップ層２７
を成長させることによって、その間にプレーナーＰ−Ｎ
接合２８が形成される。増倍層２５及びキャップ層２７
の両方に隣接して保護リング２９をエピタキシャル再成
長させることによって、保護リング２９と増倍層２５の
間の界面に第２のＰ−Ｎ接合３４が形成される。保護リ
ング２９の一部が除去されて、ｐ+キャップ層２７が露
出し、保護リングの残りの部分がｐ+キャップ層２７を
包囲する。望ましい実施例の場合、保護リング２９は、
ｐ+キャップ層２７と同じ半導体材料から形成される
が、その領域内の電界を抑えるため、不純物ドーパント
の濃度は低い。Ｐ側電極３０は、キャップ層２７と接触
するように配置することが可能である。Ｎ側電極３１
は、半導体基板２６の下部表面に形成される。電極は、
環状または中実とすることが可能である。この適用例の
目的上、中実の電極は、キャップ層２７または基板２６
を完全にカバーする。電極が環状の場合、それぞれ、中
央に位置するアパーチャを形成する。
【００２１】光吸収層２３及び中間層２４は、導電性を
変更するため、不純物ドーパントの意図的な添加が行わ
れないという意味で固有のものとみなされる。しかし、
実際には、それらには、低ドーパント濃度のｎタイプの
不純物が含まれているのが普通である。第２のＰ−Ｎ接
合３４には、第１と第２のプレーナー部分３５及び３
６、及び、湾曲部分３７が含まれている。第１のプレー
ナー部分３５は、第１のＰ−Ｎ接合２８に隣接して配置
され、第２のプレーナー部分３６は、増倍層２５に隣接
して、平行に配置されている。湾曲部分３７は、第１の
Ｐ−Ｎ接合２８から遠位に配置されている。さらに、保
護リング２９は、一般に、不純物ドーパント濃度が増倍
層２５より低い。この構造によれば、湾曲エッジが存在
しなくなるので、第１のＰ−Ｎ接合に近接した電界が大
幅に弱まり、エッジ降伏の確率が低下する。第１のＰ−
Ｎ接合２８を増倍層に隣接して配置すると、アバランシ
ェの発生時間が大幅に短縮されるので、本発明の応答速
度が増すことになる。
変更するため、不純物ドーパントの意図的な添加が行わ
れないという意味で固有のものとみなされる。しかし、
実際には、それらには、低ドーパント濃度のｎタイプの
不純物が含まれているのが普通である。第２のＰ−Ｎ接
合３４には、第１と第２のプレーナー部分３５及び３
６、及び、湾曲部分３７が含まれている。第１のプレー
ナー部分３５は、第１のＰ−Ｎ接合２８に隣接して配置
され、第２のプレーナー部分３６は、増倍層２５に隣接
して、平行に配置されている。湾曲部分３７は、第１の
Ｐ−Ｎ接合２８から遠位に配置されている。さらに、保
護リング２９は、一般に、不純物ドーパント濃度が増倍
層２５より低い。この構造によれば、湾曲エッジが存在
しなくなるので、第１のＰ−Ｎ接合に近接した電界が大
幅に弱まり、エッジ降伏の確率が低下する。第１のＰ−
Ｎ接合２８を増倍層に隣接して配置すると、アバランシ
ェの発生時間が大幅に短縮されるので、本発明の応答速
度が増すことになる。
【００２２】図３Ａ〜３Ｃを参照すると、上述のアバラ
ンシェ・フォトダイオードを形成する方法が示されてい
る。図３Ａには、ｎ+ＩｎＰ基板２６に順次エピタキシ
ャル成長させたｎ-ＩｎＧａＡｓ光吸収層２３、ｎ-Ｉｎ
ＧａＡｓＰ中間層２４、ｎ+アバランシェＩｎＰ増倍層
２５、及び、ｐ+ＩｎＰキャップ層２７が示されてい
る。図３Ｂには、キャップ層２７の一部及び増倍層２５
の一部を除去するために実施されるエッチングが示され
ている。エッチング・ステップによって、中央部分を除
くキャップ層２７全体を除去すると、増倍層２５から上
方に延びるメサ構造３２が残される。メサ構造３２に
は、キャップ層２７全体、増倍層２５の上部２５ａ全
体、及び、その間に形成される第１のＰ−Ｎ接合２８が
含まれる。メサ構造３２は、中間層２４のエッチ領域の
下方に配置された部分における電界が、中間層２４のメ
サ構造３２の下方に配置された部分における電界に等し
くなるような厚さになっている。
ンシェ・フォトダイオードを形成する方法が示されてい
る。図３Ａには、ｎ+ＩｎＰ基板２６に順次エピタキシ
ャル成長させたｎ-ＩｎＧａＡｓ光吸収層２３、ｎ-Ｉｎ
ＧａＡｓＰ中間層２４、ｎ+アバランシェＩｎＰ増倍層
２５、及び、ｐ+ＩｎＰキャップ層２７が示されてい
る。図３Ｂには、キャップ層２７の一部及び増倍層２５
の一部を除去するために実施されるエッチングが示され
ている。エッチング・ステップによって、中央部分を除
くキャップ層２７全体を除去すると、増倍層２５から上
方に延びるメサ構造３２が残される。メサ構造３２に
は、キャップ層２７全体、増倍層２５の上部２５ａ全
体、及び、その間に形成される第１のＰ−Ｎ接合２８が
含まれる。メサ構造３２は、中間層２４のエッチ領域の
下方に配置された部分における電界が、中間層２４のメ
サ構造３２の下方に配置された部分における電界に等し
くなるような厚さになっている。
【００２３】図３Ｃには、エッチング・ステップ後、エ
ピタキシャル再成長させた保護リング２９が示されてい
る。保護リングの成長は、キャップ層２７と増倍層２５
の両方に隣接して同時に行われる。再成長ステップは、
例えば、気相成長または分子線エピタキシといったエピ
タキシャル堆積プロセスを利用して実施することが可能
である。保護リング２９は、非選択的重ね成長を利用し
て、成長させることが可能であり、この場合、例えば、
Ｈ3ＰＯ4：ＨＣＬ：ＣＨ3ＣＯＯＨのエッチ・バックに
よって保護リングの一部を除去することにより、キャッ
プ層２７が露出する。代替案として、選択的成長によっ
て保護リング２９を形成することが可能であり、この場
合、保護リング２９を成長させる前に、キャップ層にか
ぶせて、ＳｉＯ2マスク（不図示）が形成される。Ｓｉ
Ｏ2を後で除去することによって、キャップ層２７が露
出する。さらに、その後、エッチング（不図示）または
プロトン注入３３（図２）によって、保護リング２９の
範囲を制限することが可能である。次に、従来の金属蒸
着及びリフト・オフ技法を利用して、Ｐ側電極及びＮ側
電極が形成される。
ピタキシャル再成長させた保護リング２９が示されてい
る。保護リングの成長は、キャップ層２７と増倍層２５
の両方に隣接して同時に行われる。再成長ステップは、
例えば、気相成長または分子線エピタキシといったエピ
タキシャル堆積プロセスを利用して実施することが可能
である。保護リング２９は、非選択的重ね成長を利用し
て、成長させることが可能であり、この場合、例えば、
Ｈ3ＰＯ4：ＨＣＬ：ＣＨ3ＣＯＯＨのエッチ・バックに
よって保護リングの一部を除去することにより、キャッ
プ層２７が露出する。代替案として、選択的成長によっ
て保護リング２９を形成することが可能であり、この場
合、保護リング２９を成長させる前に、キャップ層にか
ぶせて、ＳｉＯ2マスク（不図示）が形成される。Ｓｉ
Ｏ2を後で除去することによって、キャップ層２７が露
出する。さらに、その後、エッチング（不図示）または
プロトン注入３３（図２）によって、保護リング２９の
範囲を制限することが可能である。次に、従来の金属蒸
着及びリフト・オフ技法を利用して、Ｐ側電極及びＮ側
電極が形成される。
【００２４】メサ構造３２の形成に続いて、保護リング
２９をエピタキシャル再成長させるのが望ましい。これ
によって、ドーパント不純物濃度が隣接する増倍層より
も低い保護リングを備えたＡＰＤの形成が可能になる。
この拡散技法ではこの構造を実現することができないと
いうように認識されていた。すなわち、拡散技法の場
合、増倍層におけるドーパント濃度が増すほど、増倍層
の導電率に打ち勝つため、保護リングのドーパント濃度
をそれだけ増すことが必要になる。さもなければ、増倍
層に隣接してＰ−Ｎ接合を生じさせることができない。
このため、保護リングにおける電界が大幅に強まること
になる。保護リングにおける不純物ドーパント濃度を低
下させる必要が、認識された。これに促されて、増倍層
の一部を除去し、それに隣接して保護リングをエピタキ
シャル再成長させることになった。
２９をエピタキシャル再成長させるのが望ましい。これ
によって、ドーパント不純物濃度が隣接する増倍層より
も低い保護リングを備えたＡＰＤの形成が可能になる。
この拡散技法ではこの構造を実現することができないと
いうように認識されていた。すなわち、拡散技法の場
合、増倍層におけるドーパント濃度が増すほど、増倍層
の導電率に打ち勝つため、保護リングのドーパント濃度
をそれだけ増すことが必要になる。さもなければ、増倍
層に隣接してＰ−Ｎ接合を生じさせることができない。
このため、保護リングにおける電界が大幅に強まること
になる。保護リングにおける不純物ドーパント濃度を低
下させる必要が、認識された。これに促されて、増倍層
の一部を除去し、それに隣接して保護リングをエピタキ
シャル再成長させることになった。
【００２５】図４には、ドーパント濃度の分布が可変の
保護リング１２９を含む本発明の第２の実施例が示され
ている。保護リング１２９は、エピタキシャル成長技法
を利用して、単一再成長ステップで形成される。成長ス
テップは、図３Ａ〜３Ｃに関連して上述のように、重ね
成長または選択的成長によって実施される。エピタキシ
ャル堆積プロセスを利用して、任意のドーパント濃度分
布を生じさせることが可能である。唯一の制限は、設計
の選択である。例えば、領域１３８ａにおける不純物ド
ーパント濃度は、用途に応じて領域１３８ｂのドーパン
ト濃度より高くすることも、あるいは、低くすることも
可能である。
保護リング１２９を含む本発明の第２の実施例が示され
ている。保護リング１２９は、エピタキシャル成長技法
を利用して、単一再成長ステップで形成される。成長ス
テップは、図３Ａ〜３Ｃに関連して上述のように、重ね
成長または選択的成長によって実施される。エピタキシ
ャル堆積プロセスを利用して、任意のドーパント濃度分
布を生じさせることが可能である。唯一の制限は、設計
の選択である。例えば、領域１３８ａにおける不純物ド
ーパント濃度は、用途に応じて領域１３８ｂのドーパン
ト濃度より高くすることも、あるいは、低くすることも
可能である。
【００２６】望ましい実施例の場合、領域１３８ｂにお
けるｐタイプのドーパント不純物濃度は、キャップ層１
２７または増倍層１２５におけるドーパント濃度より低
い。領域１３８ａにおけるドーパント濃度は、増倍層１
２５におけるドーパント濃度以上である。この構造によ
って、第２のＰ−Ｎ接合１３４における電界が弱くな
る。該構造によれば、Ｐ−Ｎ接合１２８のプレーナー部
分と同じ広がりを有する領域によって形成されるＡＰＤ
の中心において、均一なアバランシェ降伏も生じること
になる。上述のように、ＡＰＤの中央に降伏を制限する
ことによって、ノイズが低下し、高利得が可能になる
が、同時に、領域１３８ａにおけるドーパント濃度が低
いので、メサ構造を有する先行技術のＡＰＤに関連した
表面電界が弱くなる。
けるｐタイプのドーパント不純物濃度は、キャップ層１
２７または増倍層１２５におけるドーパント濃度より低
い。領域１３８ａにおけるドーパント濃度は、増倍層１
２５におけるドーパント濃度以上である。この構造によ
って、第２のＰ−Ｎ接合１３４における電界が弱くな
る。該構造によれば、Ｐ−Ｎ接合１２８のプレーナー部
分と同じ広がりを有する領域によって形成されるＡＰＤ
の中心において、均一なアバランシェ降伏も生じること
になる。上述のように、ＡＰＤの中央に降伏を制限する
ことによって、ノイズが低下し、高利得が可能になる
が、同時に、領域１３８ａにおけるドーパント濃度が低
いので、メサ構造を有する先行技術のＡＰＤに関連した
表面電界が弱くなる。
【００２７】図５には、本発明の第３の実施例が示され
ている。２３８ａ及び２３８ｂとして示すドーパントの
濃度分布が可変の保護リング２２９を備えるだけでな
く、キャップ層２２７の上に、禁止帯の幅が狭いｐタイ
プの半導体材料の層２４０が成長させられる。層２４０
は、キャップ層２２７の一部を露出させるアパーチャが
中央に位置するように配置することが可能である。こう
して、環状Ｐ側電極がＡＰＤに配置される。代替案とし
て、図５に示すように、キャップ層２２７を完全にカバ
ーするように層２４０を配置することも可能である。こ
の構造の場合、Ｐ側電極によって層２４０が完全にカバ
ーされる。
ている。２３８ａ及び２３８ｂとして示すドーパントの
濃度分布が可変の保護リング２２９を備えるだけでな
く、キャップ層２２７の上に、禁止帯の幅が狭いｐタイ
プの半導体材料の層２４０が成長させられる。層２４０
は、キャップ層２２７の一部を露出させるアパーチャが
中央に位置するように配置することが可能である。こう
して、環状Ｐ側電極がＡＰＤに配置される。代替案とし
て、図５に示すように、キャップ層２２７を完全にカバ
ーするように層２４０を配置することも可能である。こ
の構造の場合、Ｐ側電極によって層２４０が完全にカバ
ーされる。
【００２８】図３Ａ〜３Ｃに関連して上述のように、メ
サ構造２３２の形成前、または、メサ構造２３２の形成
後に、禁止帯の幅の狭い層２４０を配置することが可能
である。それにもかかわらず、禁止帯の幅が狭いｐタイ
プ材料２４０によって、メサ構造２３２の最上部が形成
される。保護リング２２９の再成長後、禁止帯の幅が狭
い層２４０の上に、従来の金属蒸着及びリフト・オフ技
法を利用して、オーミック接点２３０が形成される。
サ構造２３２の形成前、または、メサ構造２３２の形成
後に、禁止帯の幅の狭い層２４０を配置することが可能
である。それにもかかわらず、禁止帯の幅が狭いｐタイ
プ材料２４０によって、メサ構造２３２の最上部が形成
される。保護リング２２９の再成長後、禁止帯の幅が狭
い層２４０の上に、従来の金属蒸着及びリフト・オフ技
法を利用して、オーミック接点２３０が形成される。
【００２９】一般に、禁止帯の幅の狭い層２４０は、金
属と半導体材料の間における合金の形成を必要とせず
に、良好な電気接点を形成するのにとりわけ適している
ので、ＩｎＧａＡｓから形成される。非合金オーミック
接点の利用が極めて望ましい。この応用例の意図に合わ
せて、非合金オーミック接点は、それが取り付けられる
半導体材料と接点の金属の間に相互拡散が生じないもの
とする。非合金オーミック接点を利用することによっ
て、２つの利点が得られる、すなわち、１）製造プロセ
スが単純化され、２）金属・半導体界面における反射特
性が改善される。
属と半導体材料の間における合金の形成を必要とせず
に、良好な電気接点を形成するのにとりわけ適している
ので、ＩｎＧａＡｓから形成される。非合金オーミック
接点の利用が極めて望ましい。この応用例の意図に合わ
せて、非合金オーミック接点は、それが取り付けられる
半導体材料と接点の金属の間に相互拡散が生じないもの
とする。非合金オーミック接点を利用することによっ
て、２つの利点が得られる、すなわち、１）製造プロセ
スが単純化され、２）金属・半導体界面における反射特
性が改善される。
【００３０】図２及び４に関連して上述のように、接点
は環状または中実とすることが可能である。第３の実施
例の場合、ＩｎＧａＡｓ層２４０を完全にカバーし、Ｐ
側電極を形成するオーミック接点２３０を備えることが
望ましい。ＩｎＧａＡｓ層２４０とオーミック接点２３
０の界面によって、ミラー接合２３９が形成される。Ｎ
側電極２３１は、環状であり、裏面照射を可能にするた
めアパーチャ２４１を形成している。
は環状または中実とすることが可能である。第３の実施
例の場合、ＩｎＧａＡｓ層２４０を完全にカバーし、Ｐ
側電極を形成するオーミック接点２３０を備えることが
望ましい。ＩｎＧａＡｓ層２４０とオーミック接点２３
０の界面によって、ミラー接合２３９が形成される。Ｎ
側電極２３１は、環状であり、裏面照射を可能にするた
めアパーチャ２４１を形成している。
【００３１】アパーチャ２４１とキャップ層２２７の両
方の中心は、同じ軸に沿って存在する、すなわち、それ
らは同軸である。こうすることによって、入射光が基板
を通って照射し、ミラー接合２３９によって反射するこ
とになる。この結果、入射光と反射光の両方によって荷
電キャリヤが生じるため、光吸収効率が向上する。上述
の２つの実施例と同様、エッチング（不図示）またはプ
ロトン注入２３３によって、保護リング２２９の範囲を
さらに制限することが可能である。
方の中心は、同じ軸に沿って存在する、すなわち、それ
らは同軸である。こうすることによって、入射光が基板
を通って照射し、ミラー接合２３９によって反射するこ
とになる。この結果、入射光と反射光の両方によって荷
電キャリヤが生じるため、光吸収効率が向上する。上述
の２つの実施例と同様、エッチング（不図示）またはプ
ロトン注入２３３によって、保護リング２２９の範囲を
さらに制限することが可能である。
【００３２】本発明の上述の実施例は、ＩｎＧａＡｓ／
ＩｎＰ系化合物の半導体から形成される半導体デバイス
に関するものであるが、本発明は、例えば、ＩｎＡｌＡ
ｓ／ＩｎＧａＡｓ、ＡｌＧａＡｓＳｂ、ＧａＡｓ等の他
の材料から形成される半導体デバイスに適用することも
可能である。さらに、本発明のｐタイプ層及びｎタイプ
層は、それぞれ、ｎタイプ層及びｐタイプ層に置き換え
ることも可能である。
ＩｎＰ系化合物の半導体から形成される半導体デバイス
に関するものであるが、本発明は、例えば、ＩｎＡｌＡ
ｓ／ＩｎＧａＡｓ、ＡｌＧａＡｓＳｂ、ＧａＡｓ等の他
の材料から形成される半導体デバイスに適用することも
可能である。さらに、本発明のｐタイプ層及びｎタイプ
層は、それぞれ、ｎタイプ層及びｐタイプ層に置き換え
ることも可能である。
【００３３】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。 [実施態様１]第１の導電性タイプのキャップ層（２７、
１２７、２２７）と、第２の導電性タイプのアバランシ
ェ増倍層（２５、１２５）を設け、増倍層をキャップ層
に近接して配置することにより、第１のＰ−Ｎ接合（２
８、１２８）を形成するステップと、半導体層の上に少
なくとも１つのエピタキシャル層を成長させて、保護リ
ング（２９、１２９、２２９）を形成するステップと、
半導体層にエッチングを施してメサ・リリーフ（３２、
２３２）を形成するステップと、を備えて成る、半導体
光検出器に保護リングを形成するための方法。 [実施態様２]成長ステップに、増倍層（２５、１２５）
のドーパント濃度より低いドーパント濃度で保護リング
（２９、１２９、２２９）を成長させるステップが含ま
れることを特徴とする、実施態様１に記載の方法。 [実施態様３]キャップ層（２７、１２７、２２７）及び
増倍層（２５、１２５）に隣接して、少なくとも１つの
エピタキシャル層を同時に成長させることを特徴とす
る、実施態様１または２に記載の方法。 [実施態様４]成長ステップに、ドーパント（１３８ａ、
１３８ｂ、２３８ａ、２３８ｂ）の濃度を変化させて、
保護リング（１２９、２２９）を成長させるステップが
含まれることを特徴とする、実施態様１、２、または、
３に記載の方法。 [実施態様５］さらに、キャップ層（２２７）の上に第
１の導電性タイプのＩｎＧａＡｓ層（２４０）を成長さ
せるステップが含まれることを特徴とする、実施態様
１、２、３、または、４に記載の方法。 ［実施態様６]第１の導電性タイプの半導体材料から形
成されるキャップ層（２７、１２７、２２７）と、キャ
ップ層を包囲する、第１の不純物ドーパント濃度を有す
る保護リング（２９、１２９、２２９）と、光吸収層
（２３）とアバランシェ増倍層（２５、１２５）を含む
多層構造を備えた第２の導電性タイプの半導体プラット
フォームから構成され、該増倍層が、第２の不純物ドー
パント濃度を有し、キャップ層に近接して配置されて、
第１のＰ−Ｎ接合（２８、１２８）を形成することと、
第１の不純物ドーパント濃度が第２の不純物ドーパント
濃度より低いことを特徴とする、半導体光検出器。 [実施態様７]保護リング（１２９、２２９）の不純物ド
ーパントの濃度は可変であり、増倍層とキャップ層の両
方に隣接して配置された保護リングの第１の領域（１３
８ａ、２３８ａ）は、第１の不純物ドーパント濃度を有
しており、保護リングの残りの領域（１３８ｂ、２３８
ｂ）は、それぞれに、不純物ドーパント濃度を有してい
ることと、第１の不純物ドーパント濃度は、増倍層（１
２５）における不純物ドーパントの濃度より低いことを
特徴とする、実施態様６に記載の半導体光検出器。 [実施態様８]さらに、増倍層の反対側においてキャップ
層（２２７）に隣接して配置された第１の導電性タイプ
の第２の半導体材料（２４０）が含まれていることを特
徴とする、実施態様６または７に記載の半導体光検出
器。 [実施態様９]さらに、第２の半導体材料（２４０）の層
に隣接して配置されて、その間にミラー接合（２３９）
を形成するオーミック接点（２３０）が含まれており、
これにより、ミラー接合に入射する光が反射され、光吸
収層に入り込むようになっていることを特徴とする、実
施態様６、７、または、８に記載の半導体光検出器。 [実施態様１０]キャップ層（２７、１２７、２２７）及
び保護リング（２９、１２９、２２９）が、第１の半導
体材料から形成され、保護リングの不純物ドーパント濃
度がキャップ層の不純物ドーパント濃度より低いことを
特徴とする、実施態様６、７、８、または、９に記載の
半導体光検出器。
が、以下、本発明の各実施態様の例を示す。 [実施態様１]第１の導電性タイプのキャップ層（２７、
１２７、２２７）と、第２の導電性タイプのアバランシ
ェ増倍層（２５、１２５）を設け、増倍層をキャップ層
に近接して配置することにより、第１のＰ−Ｎ接合（２
８、１２８）を形成するステップと、半導体層の上に少
なくとも１つのエピタキシャル層を成長させて、保護リ
ング（２９、１２９、２２９）を形成するステップと、
半導体層にエッチングを施してメサ・リリーフ（３２、
２３２）を形成するステップと、を備えて成る、半導体
光検出器に保護リングを形成するための方法。 [実施態様２]成長ステップに、増倍層（２５、１２５）
のドーパント濃度より低いドーパント濃度で保護リング
（２９、１２９、２２９）を成長させるステップが含ま
れることを特徴とする、実施態様１に記載の方法。 [実施態様３]キャップ層（２７、１２７、２２７）及び
増倍層（２５、１２５）に隣接して、少なくとも１つの
エピタキシャル層を同時に成長させることを特徴とす
る、実施態様１または２に記載の方法。 [実施態様４]成長ステップに、ドーパント（１３８ａ、
１３８ｂ、２３８ａ、２３８ｂ）の濃度を変化させて、
保護リング（１２９、２２９）を成長させるステップが
含まれることを特徴とする、実施態様１、２、または、
３に記載の方法。 [実施態様５］さらに、キャップ層（２２７）の上に第
１の導電性タイプのＩｎＧａＡｓ層（２４０）を成長さ
せるステップが含まれることを特徴とする、実施態様
１、２、３、または、４に記載の方法。 ［実施態様６]第１の導電性タイプの半導体材料から形
成されるキャップ層（２７、１２７、２２７）と、キャ
ップ層を包囲する、第１の不純物ドーパント濃度を有す
る保護リング（２９、１２９、２２９）と、光吸収層
（２３）とアバランシェ増倍層（２５、１２５）を含む
多層構造を備えた第２の導電性タイプの半導体プラット
フォームから構成され、該増倍層が、第２の不純物ドー
パント濃度を有し、キャップ層に近接して配置されて、
第１のＰ−Ｎ接合（２８、１２８）を形成することと、
第１の不純物ドーパント濃度が第２の不純物ドーパント
濃度より低いことを特徴とする、半導体光検出器。 [実施態様７]保護リング（１２９、２２９）の不純物ド
ーパントの濃度は可変であり、増倍層とキャップ層の両
方に隣接して配置された保護リングの第１の領域（１３
８ａ、２３８ａ）は、第１の不純物ドーパント濃度を有
しており、保護リングの残りの領域（１３８ｂ、２３８
ｂ）は、それぞれに、不純物ドーパント濃度を有してい
ることと、第１の不純物ドーパント濃度は、増倍層（１
２５）における不純物ドーパントの濃度より低いことを
特徴とする、実施態様６に記載の半導体光検出器。 [実施態様８]さらに、増倍層の反対側においてキャップ
層（２２７）に隣接して配置された第１の導電性タイプ
の第２の半導体材料（２４０）が含まれていることを特
徴とする、実施態様６または７に記載の半導体光検出
器。 [実施態様９]さらに、第２の半導体材料（２４０）の層
に隣接して配置されて、その間にミラー接合（２３９）
を形成するオーミック接点（２３０）が含まれており、
これにより、ミラー接合に入射する光が反射され、光吸
収層に入り込むようになっていることを特徴とする、実
施態様６、７、または、８に記載の半導体光検出器。 [実施態様１０]キャップ層（２７、１２７、２２７）及
び保護リング（２９、１２９、２２９）が、第１の半導
体材料から形成され、保護リングの不純物ドーパント濃
度がキャップ層の不純物ドーパント濃度より低いことを
特徴とする、実施態様６、７、８、または、９に記載の
半導体光検出器。
【００３４】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、メサ構造ＡＰＤの増倍層、保護リング、及
び、隣接するｐ+層のドーピングと厚さの精密な制御が
可能となるとともに、ｐ+層の表面における極めて強い
電界、並びに、ｐ+層及び増倍層の界面におけるエッジ
降伏を回避することができる。
とにより、メサ構造ＡＰＤの増倍層、保護リング、及
び、隣接するｐ+層のドーピングと厚さの精密な制御が
可能となるとともに、ｐ+層の表面における極めて強い
電界、並びに、ｐ+層及び増倍層の界面におけるエッジ
降伏を回避することができる。
【図１】先行技術によるアバランシェ・フォトダイオー
ドを示す断面図である。
ドを示す断面図である。
【図２】本発明の第１の実施例によるアバランシェ・フ
ォトダイオードを示す断面図である。
ォトダイオードを示す断面図である。
【図３Ａ】図２のアバランシェ・フォトダイオードを形
成するためのプロセスを示す断面図である。
成するためのプロセスを示す断面図である。
【図３Ｂ】図２のアバランシェ・フォトダイオードを形
成するためのプロセスを示す断面図である。
成するためのプロセスを示す断面図である。
【図３Ｃ】図２のアバランシェ・フォトダイオードを形
成するためのプロセスを示す断面図である。
成するためのプロセスを示す断面図である。
【図４】本発明の第２の実施例によるアバランシェ・フ
ォトダイオードを示す断面図である。
ォトダイオードを示す断面図である。
【図５】本発明の第３の実施例によるアバランシェ・フ
ォトダイオードを示す断面図である。
ォトダイオードを示す断面図である。
２３：光吸収層 ２４：中間層 ２５：増倍層 ２６：基板 ２７：キャップ層 ２８：Ｐ−Ｎ接合 ２９：保護リング ３０：Ｐ側電極 ３１：Ｎ側電極 ３２：メサ構造 ３４：第２のＰ−Ｎ接合 ３５：第１のプレーナー部分 ３６：第２のプレーナー部分 ３７：湾曲部分 １２５：増倍層 １２７：キャップ層 １２８：Ｐ−Ｎ接合 １２９：保護リング １３４：第２のＰ−Ｎ接合 ２２７：キャップ層 ２３０：オーミック接点 ２３１：Ｎ側電極 ２３２：メサ構造 ２３９：ミラー接合 ２４０：禁止帯の幅の狭い層 ２４１：アパーチャ
Claims (1)
- 【請求項１】第１の導電性タイプのキャップ層と、第２
の導電性タイプのアバランシェ増倍層を設け、該増倍層
を前記キャップ層に近接して配置することにより、第１
のＰ−Ｎ接合を形成するステップと、 半導体層にエッチングを施してメサ・リリーフを形成す
るステップと、 前記半導体層の上に少なくとも１つのエピタキシャル層
を成長させて、保護リングを形成するステップと、 を備えて成る製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US389,375 | 1995-02-16 | ||
| US08/389,375 US5610416A (en) | 1995-02-16 | 1995-02-16 | Avalanche photodiode with epitaxially regrown guard rings |
Publications (1)
| Publication Number | Publication Date |
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| JPH08242016A true JPH08242016A (ja) | 1996-09-17 |
Family
ID=23538002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8010726A Pending JPH08242016A (ja) | 1995-02-16 | 1996-01-25 | フォトダイオードの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5610416A (ja) |
| EP (1) | EP0727824A3 (ja) |
| JP (1) | JPH08242016A (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051005 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060801 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061030 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
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