JPH02254515A - マイクロコンピュータのリセット装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロコンピュータのリセット装置に関し
、特に、プログラムが正常に処理されていない場合にリ
セット動作を行うためのマイクロコンビュ、−夕のリセ
ット装置に関する。

（従来の技術） マイクロコンピュータには、プログラムが暴走した場合
に、これを検出してリセット動作を行い、プログラムの
動作を正常に戻す（暴走の解除）手段が設けられている
ことがある。

第６図に上記の暴走解除手段の一例を示す。

同図は車載用のマイクロコンピュータの例であって、主
電源１はバッテリである。この主電源１は２つに分岐さ
れ、その１方はイグニ′ツションスイッチ（メインスイ
ッチ）ＳＷｌを介してＶＣＣ電源回路２に接続され、他
方はＶＤＤ電源回路３に接続される。

ｖｏ。電源回路２では周辺回路４を動作させるための定
電圧電源が作られ、ＶＤＤ電源回路３ではＣＰＵまたは
ＲＡＭ等の特定の回路（以下、単にＣＰ’Ｕという）５
を動作させるための定電圧電源が作られる。

ウォッチドッグタイマ８では、ＣＰＵ５から一定間隔Ｔ
Ｉで出力される信号Ａの間隔を監視し、Ｔ１より長い時
間ＣＰＵ５からの信号Ａを検出しなかった場合は、プロ
グラムの暴走が発生したと判断してオアゲート９にリセ
ット信号Ｂを出力する。

このリセット信号Ｂは、プログラムの暴走を検出した時
に１パルスだけ出力される信号であり、この信号Ｂに応
答してリセット動作が行われると、ブロクグラムは初期
状態から立上がって正常動作に戻る。この場合、依然と
してプログラム暴走の原因が排除されていないと、再び
リセット動作が行われる。

このように、ウォッチドッグタイマ８によってプログラ
ムの暴走を検出してリセット動作を行わせ、プログラム
の暴走を解除するようにしている。

一方、主電源１に、消耗および断線等の主電源に関する
トラブルがあった場合にも、前記リセット動作は行われ
る。つまり、前記トラブルが生じた場合、ＶＤＤ電源回
路３の出力電圧が低下する。

そして、この電圧低下がＶＤＤ電圧低下検知回路（以下
、ＶＤＤ検知回路という）７で検知され、オアゲート９
にリセット信号Ｃを出力する。

このように、ＣＰＵ５は前記信号Ｂ、　　Ｃの論理和信
号りによって一切の動作が停止され、この信号りの解除
によってプログラムの初期スタートがなされる。

また、メインスイッチＳＷＩが切られてＶＣＣ電源回路
２への電源供給が断たれた場合には、ｖｏＣ電圧低下検
知回路（以下、ｖＣＣ検知回路という）６によって、Ｖ
ＣＣ”源回路２の出力電圧低下が検知され、パワーダウ
ントリガＥ１がＣＰＵ５に対して出力される。

このパワーダウントリガＥ１によってプログラムの進行
は停止され、メモリにデータを記憶しておく機能等の一
部の機能だけを保持して電流消費を極端に低減させるパ
ワーダウンモードに入る。

このパワーダウンは、車載用マイクロコンピュータ等の
ように、主電源１としてバッテリが使用されているよう
な場合には消費電力を節約する意味で特に重要な機能で
ある。

なお、前記ＶＣＣ検知回路６からパワーダウントリガと
同時に出力される信号Ｅ２で、前記ウォッチドッグタイ
マ８の動作が停止されるため、パワーダウン中はリセッ
ト信号Ｂは出力されない。

周辺回路４およびＣＰＵ５の間では各種信号のやりとり
が行われる。

（発明が解決しようとする課題） 上記説明のように、従来技術では、ウォッチドッグタイ
マによってプログラムが正常に動作しているかどうかを
監視していたために、ウォッチドッグタイマを含めた大
幅な追加回路の実装スペースを確保する必要があるとか
、回路が複雑化する等の問題点があった。

本発明の目的は、上記問題点を解消し、簡単な回路構成
によってプログラムの暴走時にリセット動作を行わせ、
正常なプログラムの処理が初期状態から行えるようにし
たマイクロコンピュータのリセット装置を提供すること
にある。

（課題を解決するための手段および作用）上記の問題点
を解決し、目的を達成するために、本発明は、パワーダ
ウントリガが出力された後はＶＤＤ電源回路に供給する
電流を制限する手段と、パワーダウンモードを保持する
のに必要な予定値以上の電流が消費された場合には、こ
の消費電流超過に起因して生ずる電圧低下を検出してＣ
ＰＵにリセット信号を供給する手段を具備した点に特徴
がある。

上記特徴を有する本発明では、パワーダウンモードを保
持するのに必要な予定値以上の電流が供給された場合に
、ＶＤＤ電源回路に供給する電圧が低下することから、
パワーダウントリガが出力されたにもかかわらずパワー
ダウンモードに入っていないことが検知される。

そして、この検知結果に基づき、プログラムが暴走して
いると判断してＣＰＵにリセット信号が出力される。し
たがって、従来技術のようなウォッチドッグタイマで動
作の異常を監視する必要がない。

（実施例） 以下に図面を参照して本発明の詳細な説明する。

第１図は、本発明の第１実施例を示すブロック図である
。同図において第６図と同符号は、同一または同等部分
を示す。

同図において、主電源１とＶＤＤ電源回路３との間に設
けられている電流制限回路１１によってＶＤＤ電源回路
３に入力する電流が制限される。メインスイッチＳＷＩ
が切られると、ｖＩＧ電圧低下検知回路（以下、ｖＩＧ
検知回路という）１０において、ｖＣＣ電源回路２の入
力電圧ｖＩＧが予定値以下に低下したことが検知されて
検知信号Ｆが出力される。その結果、この検知信号Ｆに
応答してスイッチＳＷ２が開き、前記電流制限回路１１
が機能する。

ｖｃｏ電源回路２の入力電圧ｖＩＧが予定値以上の場合
は、スイッチＳＷ２は閉じているので、電流制限回路１
１はバイパスされてＶＤＤ電源回路３に電流が供給され
る。

電流制限回路１１では、電流は次のような値ＩＬＭＴに
制限される。すなわち、ＣＰＵ５が正常に動作していな
くてパワーダウンに入らなかった場合、およびＣＰＵ５
が正常に動作してパワーダウンに入った場合に、ＣＰＵ
５．ＶＤＤ電源回路３゜ＶＤＤ検知回路７で消費される
電流の総和を、それぞれ！　　　およびＩＢＬｌとした
時、ＥＲＲゝ ＩＥＲＲ＞ＩＬＭＴ＞ｌＢＵの関係が成立するようにＩ
ＬＭＴが制限される。

上記関係が成立する値ｌＬＭＴにＶ。、電源回路３に供
給される電流が制限されるので、この制限電流ｌＬＭＴ
以上の電流が消費されようとすると”ＤＤ電源回路３の
出力電圧は低下し、ＶＤＤ検知回路７でこの電圧低下が
検知されてリセット信号Ｃが出力される。

なお、前記ＶＣＣ検知回路６とｖ１ｏ検知回路１０とに
それぞれ設定されている基準値は、メインスイッチＳＷ
Ｉが切られて電流の供給が断たれた場合に、まず、前記
ＶＣＣ検知回路６で電圧の低下が検出されてパワーダウ
ントリガＥが出力され、パワーダウンモードに移行する
のに必要な時間（パワーダウン処理時間）が経過した後
に、■ＩＧ検知回路１０で電圧の低下が検出されて検知
信号Ｆが出力されるような値に設定される。

上記構成において、メインスイッチＳＷＩが開かれて■
。。電源回路２の出力電圧が低下すると、まずＶ。０検
知回路６で電圧の低下が検出されてパワーダウントリガ
Ｅが出力される。さらに電圧が低下すると、パワーダウ
ン処理時間が経過した後に、■ＩＧ検知回路１０で電圧
の低下が検出されて検知信号Ｆが出力される。検知信号
Ｆに応答してスイッチＳＷ２が開かれると、電流制限回
路１１が作動する。

電流制限回路１１では前記制限電流ＩＬＭＴが上記ＩＥ
ＲＲ＞ＩＬＭＴ＞ＩＢＵの関係を満たす値に制限される
。

プログラムが正常に処理されている場合は、パワートリ
ガＥによってパワーダウンに入り、ＣＰＵ５のＲＡＭの
内容が保持された状態に維持される。

この時の消費電流ｌＢＵは制限電流ＩＬＭＴ以下であり
、ＶＤＤ電源回路の出力電圧は低下しないので、ＶＤＤ
検知回路７からリセット信号Ｃが出力されることはない
。

プログラムが正常に処理されていない場合は、パワーダ
ウントリガＥが出力されてもパワーダウンに入らないの
で、ＣＰＵ５全体の動作に要する大きな電流”　ＥＲＲ
が流れようとするが、電流はＩＬＭＴに制限されるので
ＶＤＤ電源回路３の出力は低下する。その結果、ＶＤＤ
検知回路７からリセット信号Ｃが出力されてＣＰＵ５に
リセットがかかる。

上記ｖＩＧ検知回路１０．スイッチＳＷ２．電流制限回
路１１の回路例を第２図に示す。

同図において、電流制限回路１１は抵抗Ｒ１゜Ｒ２とト
ランジスタＱ２とからなり、ｖＩＧ検知回路１０は抵抗
Ｒ３，Ｒ４とトランジスタＱ４とからなる。スイッチＳ
Ｗ２はトランジスタＱ３と抵抗Ｒ５，Ｒ６とからなる。

また、ＶＤＤ電源回路３はＶＤＤレギニレータおよびト
ランジスタＱｌからなる。

メインスイッチＳＷ１が閉じている状態では、トランジ
スタＱ４のベースに主電源１の電圧ｖｌＧから順バイア
スが印加されているので、トランジスタＱ４はオン状態
である。トランジスタＱ４がオンであると、トランジス
タＱ３がオンとなり、抵抗Ｒ１は短絡されるのでＶＤＤ
電源回路３に供給される電流は抵抗Ｒ２のみによって制
限される。

メインスイッチＳＷ１が開かれ、トランジスタＱ４のベ
ースに印加される電圧が下がってトランジスタＱ４がオ
フになると、Ｑ３もオフとなるので、ＶＤＤ電源回路３
に供給される電流は抵抗Ｒ１およびＲ２の値によって決
定される電流、すなわち前記制限電流ＩＬＭＴに制限さ
れるようになる。

トランジスタＱ４がオフになるときの電圧ＶＩＧは抵抗
Ｒ３，Ｒ４の組合わせで決定される。

次に、本発明の第２実施例を第３図を参照して説明する
。同図において、第１図と同符号は同一または同等部分
を示す。この第２実施例では、ｖＣＧ電源回路２の電圧
低下を第１のＶ。０電圧低下検知回路（第１の■。０検
知回路）６．および第２のＶ。０電圧低下検知回路（第
２のＶ。０検知回路）１２で検知するように構成した。

このように構成することによって、Ｖｃｃ電源回路２か
ら出力されるＶＣＣ電圧が低下するに従ってパワートリ
ガＥが先に出力され、続いて検知信号Ｆが出力される。

このために、第１のＶＣＣ検知回路６からパワートリガ
Ｅを出力する拭準となる電圧値をＶ。ｏ３とし、第２の
Ｖ。０検知回路１２から検知信号Ｆを出力する基準とな
る電圧値をＶ。ｏ４とした場合、ＶＣＣ４くｖ。ｃ３と
なる値を選択してそれぞれ設定する。

また、パワーダウン処理が完了する以前に電流制限がか
かることがないように、パワーダウン処理時間を確保す
るために、ＳＷ２に入力される信号Ｆを遅延させる回路
を設けることによりて第２のＶ。０検知回路１２は省略
し、１つの検知回路から信号ＥおよびＦを出力するよう
にできる。

以上説明した実施例では、プログラムの暴走を検知して
プログラムをリセットすることができるが、このプログ
ラムのリセット状態では一般に、電流の消費量は極端に
は制限できないので、リセットを行った後、メインスイ
ッチＳＷＩを投入して正常な状態でプログラムを走らせ
てから、再びメインステッチＳＷ１を切り、パワーダウ
ンモードで動作を終了するようにしなければならない。

車載のマイクロコンピュータでは実際のエンジンの不調
状態を運転者が感じとって、このような、メインスイッ
チＳＷ１の操作を行うこともできるが、前記リセット信
号Ｃを検出して表示する手段によって運転者にプログラ
ムの暴走を知らせるようにしてもよい。

次に本発明の第３実施例を第４図を参照して説明する。

同図において、第１図と同符号は同一または同等部分を
示す。

この第３実施例は、一般にＣＰＵ５は、リセットされて
もその内部クロックは停止されないために、ＣＰＵ５の
消費電流は極端に低下しないという前記事情を考慮して
対策を施した例でありで、プログラムが正常に動作して
いないためにリセットがかかるような状態では、ＣＰＵ
５への電流の供給を停止するようにしたものである。

第４図においては、■　電源回路２とＶＤＤ電源Ｃ 回路３との間に、■　電源回路２から■ＤＤ電源回Ｃ 路３の方向にのみ電流を流す整流器１３が設けられてい
る。この整流器１３は、Ｖｃｃ＞ＶＤＤの時にオンし、
ＶＣＣくＶＤＤの時にオフするスイッチでもよい。

また’　”ＤＤ”源回路３は、その出力に基づいて自ら
の出力電圧を予定の値に維持するように構成されている
。電流制限回路１１で制限される電流値は前記電流ＩＬ
ＭＴの設定基準と同様の基準で設定される。

このような構成によって、メインスイッチＳＷ１が開か
れると、プログラムが正常に動作していない場合、ＶＤ
Ｄ”源回路３に供給される電流は電流制限回路１１で１
．ＬＭＴに制限されるようになる。

そしてこの状態で、電流制限回路１１の制限以上の電流
がＣＰＵ５の動作およびＶＤＤ電圧低下検知回路”　Ｖ
ＤＤ電源回路３の動作のために消費されようとすると、
ＶＤＴ）電源回路３の出力が低下する。ＶＤＤ検知回路
７は、この出力低下を検知してリセット信号Ｃを出力し
、ＣＰＵ５の動作を停止（リセット）する。

■、−源回路３の出力がさらに低下して、自身の動作保
証電圧以下に低下すると、ＶＤＤ”源回路３は動作を停
止し、出力電圧ＶＤＤはＯｖになる。

■ＤＤ電源回路３は自らの出力を自身の動作電源として
いるので、この動作停止状態は継続される。

メインスイッチＳＷＩを再びオンにすると、整流器また
はスイッチ１３を介してＶＤＤ電源回路３にＶＣＣ電源
回路２から電圧ＶＣＣが印加される。

■　電源回路３は電圧Ｖ。０が印加されると再び予Ｄ 定の電圧を出力する。

このように、プログラムが正常に動作していない場合で
も、メインスイッチＳＷＩを開くと主電源１の電力は全
く消費されなくなる。したがって、例えば、車載マイク
ロコンピュータにおいて、プログラムが正常に動作して
いなくてエンジンの調子が悪いような場合に、修理待ち
のため長期間車庫に自動車を入れっばなしにしておくよ
うなことがあっても、その間にバッテリ（主電源１）が
放電してしまうということは避けられる。

第５図に、第４図の実施例に好適なりＤＤ電源回路３の
一例を示す。

同図において、前記スイッチＳＷ１に相当する図示され
ていないスイッチがオンされると、ＶＣＣ電源回路２か
ら整流器１３を介してコンパレータ１４に電圧ｖＣｏが
動作電源として供給され、ＶＤＤ電源回路３は動作可能
状態になる。そして、コンパレータの一方の入力となる
抵抗Ｒ７とＲ８で分圧された電圧が、他方の入力である
基準電圧より低い場合に、コンパレータ１４の出力によ
ってトランジスタＱ１がオンする。−旦トランジスタＱ
１がオンするとＶ。ｃｉ１！源回路２から電流が供給さ
れなくてもＶＤＤ電源回路３は出力を継続する。

この状態から前記スイッチＳＷ１に相当する図示されて
いないスイッチをオフすると、プログラムが正常に動作
している場合は、第１図で説明した第１実施例と同様に
動作し、ＶＤＤ”源回路３は出力を継続する。

しかし、プログラム動作異常の場合はパワーダウンに入
れないので、電流は通常の動作に必要な電流ＩＥＲＲだ
け流れようとする。ところが供給される電流は”　ＬＭ
Ｔに制限されるのでＶＤＤ電源回路３の出力は低下し、
前記コンパレータ１４の動作保証電圧より低下した時点
でトランジスタＱ１はオフとなり、出力電圧ＶＤＤは“
０”になる。トランジスタＱ１がオフの状態は、再びＶ
ＣＣ電源回路２からコンパレータ１４に、その動作保証
電圧より大きい電圧が供給された場合に解除される。

上記説明のように、本発明では、電流制限回路１１を設
けることによって、プログラムの動作が正常でない場合
にメインスイッチを切っても、電流が制限電流以上消費
されようとするとｖ、Ｄｉｓ回路３の出力が低下する。

その結果、ＶＤＤ検知回路７で電圧低下が検知されてリ
セット信号Ｃが出力される。

さらに、第３実施例に示したように、リセット信号Ｃが
出力されるような状態では、電流の供給を全く停止させ
てしまい、主電源１がバッテリの場合に、このバッテリ
が放電することを回避できるようにした。

なお、本実施例ではＶＤＤ電源回路３の出力電圧の低下
を検知してリセット信号を出力するようにしたが、電流
制限回路１１に流れる電流を検出してリセット信号を出
力することもできる。具体的には、例えば第２図の抵抗
Ｒ１に流れる電流を検出する等すれば良い。

（発明の効果） 以上の説明から明らかなように、本発明によれば、プロ
グラムの動作が正常か否かをパワーダウンに入ったか否
かで判断しているので、従来のようにウォッチドッグタ
イマで監視する必要がなくなった。その結果、ウォッチ
ドッグタイマを装着していた分のスペースを節約でき、
マイクロコンピュータの回路構成が簡単になった。

また、パワーダウンに入れなかった場合には、リセット
後、主電源からの電流の供給を全く停止できるので、プ
ログラムが正常に動作していない状態でメインスイッチ
を切った場合にも消費電流は大幅に低減できる。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すブロック図、第２図
は第１実施例の要部回路図、第３図は本発明の第２実施
例を示すブロック図、第４図は同第３実施例を示すブロ
ック図、第５図は第３実施例の要部回路図、第６図は従
来技術を示すブロック図である。 １・・・主電源、２・・・ｖＣＣ電源回路、３・・・Ｖ
ＤＤ”源回路、５・・・ＣＰＵ、６．７，１０．１２・
・・電圧低下検知回路、工１・・・電流制限回路、１３
・・・整流器 代理人　弁理士　平木通人　外１名 第 図 第 図 第 図 第 図 第 図 第 図

Claims (7)

【特許請求の範囲】
1. （１）周辺回路を動作させるためのＶ＿Ｃ＿Ｃ電源回路
   と、ＣＰＵを動作させるためのＶ＿Ｄ＿Ｄ電源回路とを
   有していて、主電源からＶ＿Ｃ＿Ｃ電源回路への電力供
   給を断った場合に、電圧の低下を検出してパワーダウン
   モードへ移行するように構成されたマイクロコンピュー
   タのリセット装置において、 前記Ｖ＿Ｄ＿Ｄ電源回路に供給する電流をパワーダウン
   モードに保持するのに必要な予定値に制限する電流制限
   手段と、 パワーダウントリガが出力された場合に、前記電流制限
   手段を介して前記Ｖ＿Ｄ＿Ｄ電源回路に電流を供給する
   回路を選択する切換え手段と、 前記Ｖ＿Ｄ＿Ｄ電源回路の出力電圧が予定の基準値以下
   に低下したことを検知してＣＰＵにリセット信号を出力
   する電圧低下検知手段とを具備したことを特徴とするマ
   イクロコンピュータのリセット装置。
2. （２）周辺回路を動作させるためのＶ＿Ｃ＿Ｃ電源回路
   と、ＣＰＵを動作させるためのＶ＿Ｄ＿Ｄ電源回路とを
   有していて、主電源からＶ＿Ｃ＿Ｃ電源回路への電力供
   給を断った場合に、電圧の低下を検出してパワーダウン
   トリガを出力するように構成されたマイクロコンピュー
   タのリセット装置において、 前記Ｖ＿Ｄ＿Ｄ電源回路に供給する電流をパワーダウン
   に必要な予定値に制限する電流制限手段と、パワーダウ
   ントリガが出力された場合に、前記電流制限手段を介し
   て前記Ｖ＿Ｄ＿Ｄ電源回路に電流を供給する回路を選択
   する切換え手段と、 前記電流制限手段に予定以上の電流が流れようとしてこ
   の電流制限回路が作動した場合に、これを検知してＣＰ
   Ｕにリセット信号を出力する電流検出手段とを具備した
   ことを特徴とするマイクロコンピュータのリセット装置
   。
3. （３）前記Ｖ＿Ｄ＿Ｄ電源回路が、自らの出力を自身の
   動作電源として予定の電圧を出力する電源回路であるこ
   とを特徴とする請求項１または２記載のマイクロコンピ
   ュータのリセット装置。
4. （４）前記Ｖ＿Ｃ＿Ｃ電源回路の入力電圧が予定の基準
   値以下に低下したことを検知して検知信号を出力する電
   圧低下検知手段を具備し、この検知信号に応答して前記
   切換え手段を切換えることを特徴とする請求項１、２ま
   たは３記載のマイクロコンピュータのリセット装置。
5. （５）前記Ｖ＿Ｃ＿Ｃ電源回路の出力電圧が、パワーダ
   ウントリガが出力される予定の基準電圧よりも低い基準
   値に低下したことを検知して検知信号を出力する電圧低
   下検知手段を具備し、この検知信号に応答して前記切換
   え手段を切換えることを特徴とする請求項１、２または
   ３記載のマイクロコンピュータのリセット装置。
6. （６）前記Ｖ＿Ｃ＿Ｃ電源回路の出力電圧が予定の基準
   値以下に低下したことを検知して、パワーダウントリガ
   、およびこのパワーダウントリガよりも予定時間以上遅
   延させた前記切換え手段の切換え信号を出力する電圧低
   下検知手段を具備したことを特徴とする請求項１、２ま
   たは３記載のマイクロコンピュータのリセット装置。
7. （７）前記予定時間が、パワーダウン処理時間に相当す
   ることを特徴とする請求項６記載のマイクロコンピュー
   タのリセット装置。