JPH02254573A - ラスタ演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ビットマツプグラフインクの制御ＴＪを行うラスタ演算
装置において。

同時演算ビット数の変化によるラスタ演算装置の処理能
力の低下と１語長変化に対する対応の困難性を解決する
ため。

ソースレジスタの出力を使用語長に応じて並べ換えるデ
ータセレクタを、バレルシフタの前に挿入し、また、バ
レルシフタの後に、複数個のデータセレクタを配置し、
かつ複数個の最小語長幅に対応するファンクシランデコ
ーダを持つことにより。

語長幅に対して汎用性があり、処理効率のよいラスタ演
算装置を実現する。

Ｃ産業上の利用分野〕 本発明は、ビットマツプグラフィックスにより。

デイスプレィに表示するシステムにおいて、ビットマツ
プグラフィックを、スライスドビクセル（ブレーンタイ
プ）で処理制御する装置に係わり。

特に、各種の語長幅に柔軟に対応できるようにしたラス
タ演算装置に関するものである。

（従来の技術〕 第７図は一触的なラスタ演算装置を説明するための図、
第８図は従来のラスタ演算装置の例を示す。

第７図（イ）は、ラスタ演算装置１００を用いるシステ
ムの例であり、５０はＣＰＵ、５１は主記憶装置、５２
は各種の入出力装置（Ｉｌｏ）。

５３は表示制御回路、５４はＣＲＴ等のデイスプレィ、
ＢＵＳはバス、ＢＵＦはバッファ、Ｐはデイスプレィ５
４に表示されるイメージデータが格納されるメモリのブ
レーンを表す。

・ビットマツプグラフィックをスライスドビクセル（プ
レーンタイプ）で処理制御する装置では。

デイスプレィ５４に表示する表示データは、プレーンＰ
に保持されている０例えばモノクロ画像の場合には、ブ
レーンＰは１枚、カラー画像の場合には２表示色数によ
り複数枚のブレーンＰを持つ。

このビットマツプデイスプレィを扱うシステムにおいて
、プレーンタイプで表示データを高速に処理する場合に
、ラスタ演算装置１００が使用される。

ラスタ演）Ｅ装置１００は、各ブレーンＰで独立で、第
７図（ロ）に示すように、ソースデータ６０、ディステ
ィネーションデータ６１．パターンデータ６２の３つの
オペランドに対して５指定されたファンクシランによる
プール代数の論理演算を行い、結果を新ディスティネー
シッンデータ６３として出力する。これを、新しい表示
データとして、プレーンＰのメモリに書き込むことによ
り。

色々な図形を発生させることができる。

第７図（ロ）では、（ソース）ＯＲ（ディスティネーシ
ョン）ＡＮＤ　（パターン）の論理演算を行うファンク
シランが指定された例を示しているが１Ｍｈの論理演算
についても、ＣＰＵ５０からのファンクシランの設定に
より、同様に処理可能である。

従来のラスタ演算装置１００の内部構成は２Ｎえば第８
図に示すようになっている。

第８図において、ソースレジスタ１０．１１は。

第７図（ロ）に示すソースデータ６０がプレーンＰから
読み出されて格納されるレジスタである。

ここで、２個のレジスタが用意されているのは。

読み出しが語境界に応じて行われるので、処理対象とな
るビット位置の調整のためである。

その位置調整のために、バレルシフタ１５が設けられ、
バレルシフタ１５は、シフト量レジスタ１４に設定され
たシフト量のビット数分だけ、１クロツクでデータをシ
フトする。

ファンクシランデコーダＦｔＪＮＣは、ファンクシラン
レジスタ２２に設定されたファンクシランに応じて、バ
レルシフタ１５によりシフトされたソースデータ、ディ
スティネーションレジスタ２Ｏに読み出されたディステ
ィネーションデータ。

パターンレジスタ２１に読み出されたパターンデータに
ついての論理演算を実行する。

マスクレジスタ２３は、ディスティネーションのライン
において、処理対象のウィンドウ外となる左側部分をマ
スクするデータを保持するレジスタである。マスクレジ
スタ２４は、処理対象のウィンドウ外となる右側部分を
マスクするデータを保持するレジスタである。

転送語数カウンタ２５は、１ライン分の処理語数を−１
ずつ計数するカウンタであり、転送語数ホールドレジス
タ２６は、１ライン分の処理語数を保持するレジスタで
ある。

出カバソファ２７は、ファンクションデコーダＦＵＮＣ
による演算結果を保持するバッファであり、この出力は
、外部バス２９を経由して、プレーンＰにおけるディス
ティネーション領域に書き込まれる。

第７図（イ）に示すＣＰＵ５０は、このラスタ演算装置
における各種レジスタにデータをセットし、シーケンサ
のようにマスク演算装置を制御する。

〔発明が解決しようとする課題〕

表示処理の高速化のため、データを処理するＣＰＵだけ
でな（、マスク演算装置にも高い処理能力が要求される
ようにな・うてきている、高速化を図る一つの手段は、
バス幅を広げ、同時に処理するビット数を増やすことで
ある。

しかし、従来、第８図に示すようなマスク演算装置が演
算し得る語長は、ＣＰＵの機種等によって定まるバス幅
と同じであり、固定であった。すなわち、従来のマスク
演算装置の構成では、設計語長幅以外の処理への対応が
できなかった。

なぜなら、設計語長幅板上では、バレルシフタ１５によ
るピントアライメントの操作が不可能であるからである
。一方、設計語長幅を十分に大きくシ、それを部分的に
使用した場合、ソースレジスタ１０．１１からのデータ
が不連続になって。

処理ができなくなる。

また、設計語長幅が、使用語長の２倍以上あるからとい
って、２ブレーンの処理を行うことはできず、もし、２
ブレーンの処理を行おうとすると。

ファンクションデコーダＦＵＮＣが、各ブレーンに対応
できないため２例えば時分割的に無理に処理したとして
も、処理能力の低下を引き起こすという問題があった。

本発明は上記問題点の解決を図り１語長幅に対して汎用
性があり、処理効率のよいマスク演算装置を提供するこ
とを目的としている。

〔課題を解決するための手段〕

第１図は本発明の構成例を示す。

２つのソースレジスタ１０．１１は９それぞれ処理可能
な最大語長幅の大きさになっている０語長レジスタ１２
には、外部のＣＰＵにより、債用語長の値が事前にセッ
トされる。データセレクタ１３は、ｌｌ長レジスタ１２
の値に応じて、ソースレジスタ１０．１１の出力を並び
換える働きをする。

バレルシフタ１５は、データセレクタ１３の出力につい
て、シフト量レジスタ１４の内容に応じたピントシフト
により、ピントアライメント操作を行う回路である。バ
レルシフタ１５は、最大語長幅の２倍の大きさを持つ。

バレルシフタ１５の出力は、複数個のデータセレクタｓ
ｔ〜Ｓ４に分割されて入力される。データセレクタＳｌ
〜Ｓ４の個数は、処理可能な最大語長幅のビット数を最
小語長幅のビット数で割９た値によって決められる。こ
の例では、４個になっている。

ファンクションデコーダＦ１〜Ｆ４についても。

処理可能な最大語長幅のビット数を最小語長幅のピント
数で割った値の個数に分割されている。ファンクション
デコーダＦｌ−Ｆ４は、それぞれデータセレクタ８１〜
Ｓ４の出力と、ディスティネーションレジスタ２０．パ
ターンレジスタ２１の出力とにより、ファンクションレ
ジスタ２２で指定されたファンクション（演算種）の論
理演算を実行する。

マスクレジスタ２３．２４は、それぞれ処理対象ライン
の左右における処理不要部分をマスクするためのビット
マスクデータを保持するレジスタである。

転送語数カウンタ２５は、１ライン分の転送語数を−１
ずつ計数するカウンタであり、転送語数ホールドレジス
タ２６は、処理対象となる１ラインの転送語数を保持す
るレジスタである。転送語数ホールドレジスタ２６の値
は、ｌラインごとの処理開始時に、転送語数カウンタ２
５にセットされ、転送語数カウンタ２５の値は、１！ｉ
の処理ごとに−１ずつ減算される。また、１ライン分の
処理の開始時にマスクレジスタ２３の値がファンクショ
ンデコーダＦ１〜Ｆ４に出力され。転送語数カウンタ２
５の値がＯになると、もう一つのマスクレジスタ２４の
値がファンクションデコーダＦ１〜Ｆ４に出力される。

出カバソファ２７には、ファンクションデコーダＦｌ−
Ｆ４による演算結果がセットされ、ここから最大語長幅
の外部バス２９にデータが出力される、また、外部バス
２９と各レジスタとは、最大語長幅の内部バス２８によ
って接続されている。

〔作用〕

第１図に示すラスタ演算装置を、最大語長で使用する場
合には、　ＩＮ長レジスタ１２にその語長の値を設定し
、他の各種レジスタには、従来と同様に２シフト量、演
算種、ビットマスクデータ、転送語数、ソースデータ２
デイステイネーシツンデータ、パターンデータなどを設
定して動作させる。

この最大語長の場合、データセレクタ１３は。

ソースレジスタ１０．１１からのデータを、そのままの
順番でバレルシフタ１５に出力し、データセレクタ８１
〜Ｓ４は、バレルシフタ１５の最大語長幅分のデータを
、ファンクシランデコーダＦ１〜Ｆ４へ送る。これによ
り、最大語長の演算が実現される。

また、このラスタ演算装置を２例えば最大語長の２分の
１または４分の１で使用する場合には。

それぞれ語長レジスタ１２に、その語長の値を設定して
使用する。これにより、データセレクタ１３は、ソース
レジスタ１０．１１からのデータの並び換えを行い、デ
ータセレクタ８１〜ｓ４は。

バレルシフタ１５の出力を、使用語長に応じて。

グループ化して、各ファンクシランデコーダＦ１〜Ｆ４
に供給する。したがって、使用語長に応じた演算を、そ
れぞれ独立に同時に実行できることになる。

第１図に示す例では、「最大語長ビット数＋ｉ小語長ビ
ット数−４」であり、データセレクタ８１〜５４．　　
ファンクシランデコーダＦＩＮＦ４が４ｋｌ設けられて
いるが、もちろん２　これに限らず。

他の場合にも同様に通用することができる。

〔実施例〕

第２図は第１図に示すラスタ演算装置の使用例。

第３図は本発明の実施例、第４図は本発明の実施例に係
る動作説明図、第５図は本発明の、ラスタ演算装置によ
る６１１ｍ例、第６図は本発明のラスタ演算装置を動作
させる処理フローを示す。

第２図において、ＢＵＳは図示省略したＣＰＵに接続さ
れるバス、８１〜Ｂ４はバッファ、Ｐ１〜Ｐ４はフレー
ムメモリのプレーン、１００は最大語長が６４ビツト・
最小語長が１６ビツトの処理が可能なラスタ演算装置で
ある。

バスＢＵＳのビット幅は、ＣＰＵの機種によって定まる
。このバス幅が１６ビツトである場合。

本発明に係るラスタ演算装置１００を、第２図（イ）に
示すように接続して使用する。このラスタ演算装置１０
０の使用語長を１６ビツトとすることにより、赤・緑・
青などの表示色ごとに設けられた最大４枚のプレーンＰ
Ｉ〜Ｐ４に対して。

それぞれ独立に同時に論理演算の処理を施すことができ
る。

バス幅が３２ビツトであるシステムでは、ラスタ演算装
置１００の使用語長３２ビツトとすることにより、第２
図（ロ）に示すように、２枚のプレーンＰ１．Ｐ２に対
する論理演算を行うことができる。さらに、バス幅が６
４ビツトのシステムにも、第２図（ハ）に示すように接
続して２本発明に係るラスタ演算装置Ｉ００を使用する
ことができる。

第３図は、最大語長を６４ビツトとし、最小語長を１６
ビントとしたラスタ演算装置の構成を示している０図中
、第１図と同符号のものは、第１図に示すものに対応し
、３０は外部のＣＰＵ等が各レジスタにアクセスするた
めのアクセスデコーダである。

この場合、ソースレジスタ１０，１１．ディスティネー
ションレジスタ２０．パターンレジスタ２１、マスクレ
ジスタ２３．２４．出カバ、ファ２７は、６４ビツトで
あり、バレルシフタ１５は。

１２８ビツトとなる。

最小語長は１６ビツトであるので、ファンクシランデコ
ーダＦ１〜Ｆ４として、１６ビツトのものが、４個用意
される。シフト量レジスタ１４は。

最大シフト量が６４であるので、６ビツトで充分である
。ファンクシランレジスタ２２は、３オペランドの組み
合わせで、演算種が２５６あるため。

８ビツトで作られ、これが各ファンクシッンデコ−ダＦ
１〜Ｆ４対応に、４個用意される。

転送語数カウンタ２５．転送語数ホールドレジスタ２６
は、実際に演算する区間の幅によって異なるが２本実施
例では、１６ビントで作られている。

アクセスデコーダ３０は、リード動作を示すＲＤ傷信号
ライト動作を示すＷＤ傷信号６４ビツトのうちの１６ビ
ツトごとのデータイネーブルを示すＣ３Ｏ〜３０４本の
信号、さらに内部の各レジスタを選択するための４本の
アドレス信号を入力し、各レジスタへのアクセス制御ｉ
ｔ！号を出力する。

ＣＰＵの命令実行により、これらの信号が入力されたな
らば、アクセスデコーダ３０によってデコードすること
により、どのレジスタアクセスかを知ることができる。

Ｃ８Ｏ〜３を４本用意しているのは、最小語長の１６ビ
ツトごとに、アクセスできるようにするためである。６
４ビツトで便用する場合には、これらは同時にアクティ
ブになる。

さらに、ラスタ演算を連続的に行うため、連続してアク
セスされるソースレジスタ１１．ディスティネーション
レジスタ２０．パターンレジスタ２１に対するロード信
号の専用アクセス信号線が設けられている。また、出力
バッファ２７からの出力を連続して得るための出力信号
の専用アクセス信号線も設けられている。

これらの信号線は２図示省略したＣＰＵのアドレス線を
デコードして作られ、第２図に示す（イ）〜（ハ）によ
って異なるが、外部ロジックによって実現される。

第３図に示す回路を、１チツプのＬＳＩによって構成す
ることができ、その１種類のＬＳＩを。

複数の最小語長から、最大語長まで対応させて使用可能
であるので便利である。

第３図に示すデータセレクタ１３およびデータセレクタ
８１〜Ｓ４によるデータの選択は２使用語長に応じて、
第４図（ロ）に示すように行われる。

なお、第４図（ロ）では、プレーンＰ１〜Ｐ４ごとのフ
レームメモリから読み出されるデータを１第４図（イ）
に示すように、１６ビツトずつ、０゜１．２．・・・と
して表している。

使用語長が１６ビツトのとき、バレルシフタ１５には、
プレーンＰ１の０．１のデータ、プレーンＰ２の０．　
１のデータ、プレーンＰ３の０．　１のデータ、プレー
ンＰ４の０，１のデータの順番で、データが入力される
ように、データセレクタ１３がデータの選択を行う。デ
ータセレクタ３１〜Ｓ４は、バレルシフタ１５によって
、必要なビット数だけシフトされたものを、各ファンク
ションデコーダＦ１〜Ｆ４へ送り、それによってラスタ
演算された結果が、各プレーンＰＬ−Ｐ４に出力される
。

３２ビツト幅、６４ビット幅の場合にも、第４図（ロ）
に示すように、データセレクタ１３およびデータセレク
タ８１〜Ｓ４による使用語長に応じたデータの選択が行
われる。

次に、第５図および第６図に従って、ＣＰＵ５０の処理
ＩＪｍによるラスタオペレーシヲンの動作を説明する。

ここでは、第５図（イ）、（ロ）に示すプレーンＰｉ、
Ｐ２のそれぞれのソース領域ＳＡに格納されたソース■
、■を、ラスタ演算装置１００に送り。次にデイステイ
ネ−シラン領域ＤＡに格納されているディスティネーシ
ョンデータ■を送り。

さらにパターン領域ＰＡに格納されているパターンデー
タ■を送り、それらによるラスタ演算の結果■を、デイ
ステイネ−シラン領域ＤＡに書き戻す一連の処理を繰り
返すようになっている。

ＣＰＵ５０による処理は、第６図［ａ）　〜（１１に示
すように行われる。

第３図に示す語長レジスタ１２の値は、システム設計時
に確定されるので、ＩＰＬ時などに事前に設定しておく
。

ｉａｌ〜（ａｌ　　最初に、転送の指定により異なるシ
フト量レジスタ１４．ファンクシランレジスタ２２゜マ
スクレジスタ２３．２４および転送語数ホールドレジス
タ２６の値をセントする。転送語数ホールドレジスタ２
６のセント値は、自動的に転送語数カウンタ２５へ移さ
れる。

（ｒ）　　最初のソース■を読む、これはディスティネ
ーションとのピットアライメントを合わせるため、ディ
スティネーションの１語に対して、ソースが２語必要と
なるためである。読み出しアドレスは、第５図（ロ）に
示すように、ＣＰＵ５０から発生する。

（リ　ソース■の次のソース■を読む、ソース■は。

第３図に示すソースレジスタ１１にセクトされる。

ｆｈ）　　ディスティネーションを読む、ディスティネ
ーションデータは、ディスティネーションレジスタ２０
にセットされる。

（１）パターンを読む、パターンデータは、パターンレ
ジスタ２１にセントされる。

（Ｊｌ　　ファンクシランデコーダの出力を、ディステ
ィネーションに書き込む。

（ｋ）　　Ｘ方向の転送が終了したかを、転送した語数
のカウントによって調べる。Ｘ方向の転送が終了するま
で、処理動作（１〜（ハを繰り返す、この間、ブレーン
に対するアドレスの発生は、ＣＰＵ５０によって行われ
る。ソースは、前に読んだソース■を、ソースレジスタ
１０へ移せば。

２回目からは１語だけのソースレジスタ１１への読み込
みでよくなる。

（１１Ｘ方向の転送が終了するごとに、何ライン転送し
たかをカウントしておき、ｙ方向の転送が終了したかど
うかを調べる。転送が終了していなければ、処理動作（
「）〜（ト））を繰り返す、終了したならば、ラスタ演
算に関する処理を柊了す”る。

〔発明の効果〕

以上説明したように１本発明によれば、１つのラスタ演
算装置を２種々のバス幅に対応して柔軟に使用できるよ
うになり、かつ最大語長以外の場合には、処理ビット数
に応じて、？！［数のブレーンに対する処理も可能にな
る。複数のブレーンに対する処理を行う場合にも、処理
能力は低下することはない、特に、ＬＳＩ化した場合な
どに、汎用性があるため、有用である。

【図面の簡単な説明】

第１図は本発明の構成例。 第２図は第１図に示すラスタ演算装置の使用例。 第３図は本発明の実施例。 第４図は本発明の実施例に係る動作説明図。 第５図は本発明のラスタ演算装置による制御例。 第６図は本発明のラスタ演算装置を動作させる処理フロ
ー 第７図は一触的なラスタ演算装置を説明するための図。 第８図は従来のラスタ演算装置の例を示す。 図中、１０．１１はソースレジスタ、１２は語長レジス
タ、１３はデータセレクタ、１４はシフト量レジスタ、
１５はバレルシフタ、５１〜Ｓ４はデータセレクタ、Ｆ
１〜Ｆ４はファンクシランデコーダ、２０はディスティ
ネーションレジスタ。 ２１はパターンレジスタ、２２はファンクシランレジス
タ、２３．２４はマスクレジスタ、２５は転送語数カウ
ンタ、２６は転送！ｉ敗ホールドレジスタ、２７は出力
バッファ、２８は内部バス、２９は外部バスを表す。 特許出願人　株式会社ビーエフニー 代　理　人　　弁理士　小笠原吉義（外２名）本祁明り
炙施例 タト＊１ｔ１ｘ 処理フロー ＄　６　凹 タスク３責算躾り京兇明２ 第　７（！ｌ

Claims (1)

1. 【特許請求の範囲】 ビットマップグラフィックの制御を行うラスタ演算装置
   において、 最大語長幅を持つソースレジスタ（１０、１１）と、そ
   のソースレジスタの出力を、使用語長に応じて並べ換え
   るデータセレクタ（１３）と、 そのデータセレクタの出力を入力にして、シフトを行う
   最大語長幅の２倍のバレルシフタ（１５）と、そのバレ
   ルシフタの出力を、使用語長に応じて選択する複数個の
   データセレクタ（Ｓ１〜Ｓ４）と、その複数個のデータ
   セレクタの出力と、それぞれ最大語長幅を持つディステ
   ィネーションレジスタおよびパターンレジスタの出力と
   に基づき、指定されたファンクションに応じた演算処理
   を行う複数個の最小語長幅に対応するファンクションデ
   コーダ（Ｆ１〜Ｆ４）とを備え、 使用語長幅を可変にしたことを特徴とするラスタ演算装
   置。