JPH02254732A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPH02254732A
JPH02254732A JP1077010A JP7701089A JPH02254732A JP H02254732 A JPH02254732 A JP H02254732A JP 1077010 A JP1077010 A JP 1077010A JP 7701089 A JP7701089 A JP 7701089A JP H02254732 A JPH02254732 A JP H02254732A
Authority
JP
Japan
Prior art keywords
chip
island
semiconductor chip
striped
recessions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1077010A
Other languages
English (en)
Inventor
Keiichiro Kondo
近藤 敬一朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP1077010A priority Critical patent/JPH02254732A/ja
Publication of JPH02254732A publication Critical patent/JPH02254732A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/30Die-attach connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/931Shapes of bond pads
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に関し、特にチップマウント
に関する。
〔従来の技術〕
第3図に示す通り、従来は、半導体チップ1の裏面が平
坦でかつ半導体チップ1をマウントするアイランド2も
チップ搭載面が平坦なものを用いて、マウント材を使用
して、アイランド2に半導体チップ1をマウントした構
造を有していた。
〔発明が解決しようとする課題〕
上述した従来の半導体集積回路は、半導体チップの裏面
及びアイランドの平面がどちらも平坦なので、マウント
材のキュア中にマウント材から発生するガス等により、
半導体チップ自体が傾いて、ボンディングずれを生じな
り、チップサイズが大きくなると、ガスが抜けにくくな
り、半導体チップとアイランドの間にガスが留り、チッ
プはがれが生じ易いという欠点がある。
〔課題を解決するための手段〕
本発明の半導体集積回路は、半導体チップの電気素子を
設けた面と対向する裏面に辺から中央に向けて走行する
ストライプ状の凹(又は凸)部を設け、アイランドのチ
ップ搭載面に辺から内側に向けて走行するストライプ状
の凸(又は凹)部を前記半導体チップの凹(又は凸)部
に対応して設けたというものである。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図は、本発明の一実施例の概略図である。
半導体チップ1は、裏面(電気素子を設けた面と対向す
る面)に、チップ中心から各辺の中央に向って、ストラ
イプ状凹部(溝)lax、1a3/を十字形に交叉させ
て形成しておく。アイランド2の表面には、中心から各
辺の中央に向って、ストライプ状凸部2ax、2ayを
十字形に交叉させて形成しておく、半導体チップ1の凹
部(溝)は、ウェーハからチップを分離する時と、同様
にダイシング技術を流用して、研削を行い、形成する。
又、アイランド2の凸部は、リードフレーム状態でエツ
チングにより形成する。凹部の幅は1mm、深さは0.
1mm前後とし、凸部の幅及び深さは若干小さな値にし
ておく、このように、形成した半導体チップ1の凹部と
アイランド2の凸部を合せることによりマウントする。
なお、第2図に示すように、十文字の交差部分を削除し
た形状にしてもよい、又、半導体チップ側に凸部を、ア
イランド側に凹部を設けてもよい。
〔発明の効果〕
以上説明したように本発明は、半導体チップ裏面に凹(
又は凸)部を設け、それに対応してアイランドに凸(又
は、凹)部を設けることにより、チップずれを防止でき
るとともに、チップずれにより発生するボンディングミ
スも防止できる効果があり、また、マウント材のキュア
中に発生するが抜は易くなりチップはがれを防止できる
効果がある。また、半導体チップとアイランドに十文字
形の凹(又は凸)部を設けておくと、大きさが異なるチ
ップでも、容易に、アイランド中央にマウントさせる事
ができる効果もある。
【図面の簡単な説明】
第1図は本発明の一実施例を示す概略図、第2図は一実
施例の変形を示す概略図、第3図は従来例を示す概略図
である。 1・・・半導体チップ、lax、lay・・・ストライ
プ状凹部、2・・・アイランド、2ax、2ay。 2bx1.2bx2.2byl、2by2−・・ストラ
イプ状凸部、3・・・吊りビン。

Claims (1)

    【特許請求の範囲】
  1. 半導体チップの電気素子を設けた面と対向する裏面に辺
    から中央に向けて走行するストライプ状の凹(又は凸)
    部を設け、アイランドのチップ搭載面に辺から内側に向
    けて走行するストライプ状の凸(又は凹)部を前記半導
    体チップの凹(又は凸)部に対応して設けたことを特徴
    とする半導体集積回路。
JP1077010A 1989-03-28 1989-03-28 半導体集積回路 Pending JPH02254732A (ja)

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JP1077010A JPH02254732A (ja) 1989-03-28 1989-03-28 半導体集積回路

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JPH02254732A true JPH02254732A (ja) 1990-10-15

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ID=13621787

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JP1077010A Pending JPH02254732A (ja) 1989-03-28 1989-03-28 半導体集積回路

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6218722A (ja) * 1985-07-18 1987-01-27 Toshiba Corp 半導体装置
JPS63120431A (ja) * 1986-11-10 1988-05-24 Nec Corp 電力用半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6218722A (ja) * 1985-07-18 1987-01-27 Toshiba Corp 半導体装置
JPS63120431A (ja) * 1986-11-10 1988-05-24 Nec Corp 電力用半導体装置

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