JPH02254755A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH02254755A JPH02254755A JP7577589A JP7577589A JPH02254755A JP H02254755 A JPH02254755 A JP H02254755A JP 7577589 A JP7577589 A JP 7577589A JP 7577589 A JP7577589 A JP 7577589A JP H02254755 A JPH02254755 A JP H02254755A
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- JP
- Japan
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- gate electrode
- concentration
- semiconductor substrate
- oxide film
- doped
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、シリコン基板に低濃度ドレイン構造（以下、
ＬＤＤ構造という）のｎチャンネル型ＭＯＳトランジス
タを形成する工程を有する半導体装置およびその製造方
法に関するものである。
ＬＤＤ構造という）のｎチャンネル型ＭＯＳトランジス
タを形成する工程を有する半導体装置およびその製造方
法に関するものである。
従来の技術
従来、シリコン基板にＭＯＳ型トランジスタを高集積化
して形成する場合、ホットエレクトロン効果によるトラ
ンジスタ特性の劣化が観測される。
して形成する場合、ホットエレクトロン効果によるトラ
ンジスタ特性の劣化が観測される。
この対策として、ＭＯＳ型トランジスタの高濃度不純物
領域であるソース・ドレイン部の電界緩和を行うために
、高濃度不純物Ｉｌｌ域の横に低濃度不純物＠ｆｌ：、
ｔ−形成するＬＤＤ構造のＭＯ８型トランジス！が考案
された。
領域であるソース・ドレイン部の電界緩和を行うために
、高濃度不純物Ｉｌｌ域の横に低濃度不純物＠ｆｌ：、
ｔ−形成するＬＤＤ構造のＭＯ８型トランジス！が考案
された。
第２図は従来のＬＤＤ構造のｎチャンネル型ＭＯＳトラ
ンジスタが形成された半導体装置の断面図である。第２
図において、まずｐ（１００）型シリコン基板１の表面
にブイーｙド酸化膜２、およびゲート酸化膜３を形成し
、このゲート酸化ｌ１ｌＩ３上にリンをドープしたポリ
シリコン！ＦＭ４を形成する。
ンジスタが形成された半導体装置の断面図である。第２
図において、まずｐ（１００）型シリコン基板１の表面
にブイーｙド酸化膜２、およびゲート酸化膜３を形成し
、このゲート酸化ｌ１ｌＩ３上にリンをドープしたポリ
シリコン！ＦＭ４を形成する。
次に、酸化膜サイドウオー、Ａ’ ５ ｔ”形成する前
に、ポリシリコン電極４をマスクにしてシリコン基板１
中に低濃度（ｎ−）不純物［域６を形成し、その後、ゲ
ート酸化膜３およびポリシリコン電極４の側面に酸化膜
サイドウオー／Ｌ１５を形成し、さらに、ポリシリコン
電極４と酸化膜サイドウオール５をマスクにしてシリコ
ン基板１中に高濃度（ｎ”） 稿物［域７ｔ−形成する
。
に、ポリシリコン電極４をマスクにしてシリコン基板１
中に低濃度（ｎ−）不純物［域６を形成し、その後、ゲ
ート酸化膜３およびポリシリコン電極４の側面に酸化膜
サイドウオー／Ｌ１５を形成し、さらに、ポリシリコン
電極４と酸化膜サイドウオール５をマスクにしてシリコ
ン基板１中に高濃度（ｎ”） 稿物［域７ｔ−形成する
。
発明が解決しようとする課題
しかしながら、上記従来のものでは、ＭＯＳトランジス
！をさらに高集積化していくと、高濃度（ｎ ）不純物
領域７の不純物濃度はより高濃度になυ、低濃度（ｎ−
）不純物Ｉ！［域６の不純物濃度との濃度差が大きくな
る。ここで、不純物濃度差を一定とするために低濃度（
ｎ−）不純物領域６の不純物濃度を増加すれば、ホット
エレクトロン効果の阻止が困難となシ、また、ＭＯＳ
トランジスタを高集積化する場合、高濃度、（ｎ”）不
純物領域７の不純物！１度を増加し、低濃度（ｎ−）不
純物領域６の不純物濃度を一定にしてホットエレクトロ
ン効果全阻止するには、低濃度（ｎ７）不純物領域６の
長さを長くする必要があるため、これでは高槓集化に対
して問題が生じる。
！をさらに高集積化していくと、高濃度（ｎ ）不純物
領域７の不純物濃度はより高濃度になυ、低濃度（ｎ−
）不純物Ｉ！［域６の不純物濃度との濃度差が大きくな
る。ここで、不純物濃度差を一定とするために低濃度（
ｎ−）不純物領域６の不純物濃度を増加すれば、ホット
エレクトロン効果の阻止が困難となシ、また、ＭＯＳ
トランジスタを高集積化する場合、高濃度、（ｎ”）不
純物領域７の不純物！１度を増加し、低濃度（ｎ−）不
純物領域６の不純物濃度を一定にしてホットエレクトロ
ン効果全阻止するには、低濃度（ｎ７）不純物領域６の
長さを長くする必要があるため、これでは高槓集化に対
して問題が生じる。
本発明は上記従来の問題を解決するもので、高集積化の
丸めＭＯＳ ｌ−ランジスタを微細化しても、ホットエ
レクトロン効果が防止されてトフンＪｘ！特性が劣化し
ない半導体装置およびその製造方法を提供すること１に
目的とするものである。
丸めＭＯＳ ｌ−ランジスタを微細化しても、ホットエ
レクトロン効果が防止されてトフンＪｘ！特性が劣化し
ない半導体装置およびその製造方法を提供すること１に
目的とするものである。
課Ｍ’に解決する丸めの手段
上記課題を解決する丸めに本発明の半導体装置は、ゲー
ト電極の両側の半導体基板中にそれぞれ、前記ゲート電
極から離れる方向に低濃度、中間濃度、高濃度の不純物
領域を順次形成したものである。
ト電極の両側の半導体基板中にそれぞれ、前記ゲート電
極から離れる方向に低濃度、中間濃度、高濃度の不純物
領域を順次形成したものである。
さらに、本発明の半導体装置の製造方法は、半導体基板
上にゲート酸化膜、ポリシリコン電極および窒化ａｔ−
順次形成した後パターニングしてゲート電極部を形成す
る工程と、前記ゲート電極部のポリシリコン電極のみを
エツチングしてそのゲート長を短くする工程と、前記ゲ
ート電極部の窒化膜をマスクにして前記半導体基板に中
間濃度の不純物領域を形成する工程と、前記ゲート電極
部の窒化膜を除去する工程と、前記ゲート酸化膜および
ポリシリコン電極をマスクにして前記半導体基板に低濃
度の不純物＠ｖ、を形成する工程と、前記ゲート酸化膜
およびポリシリコン電極の＠壁に、前記低濃度および中
間濃度の一部を含む不純物領域を覆う酸化膜サイドウオ
ー／Ｉ／を形成する工程と、前記ポリシリコン電極ｔ極
および酸化膜サイドウオー／Ｉ／７にマスクにして前記
半導体基板に高濃度不純物ｗ４域を形成する工程とを有
するものである。
上にゲート酸化膜、ポリシリコン電極および窒化ａｔ−
順次形成した後パターニングしてゲート電極部を形成す
る工程と、前記ゲート電極部のポリシリコン電極のみを
エツチングしてそのゲート長を短くする工程と、前記ゲ
ート電極部の窒化膜をマスクにして前記半導体基板に中
間濃度の不純物領域を形成する工程と、前記ゲート電極
部の窒化膜を除去する工程と、前記ゲート酸化膜および
ポリシリコン電極をマスクにして前記半導体基板に低濃
度の不純物＠ｖ、を形成する工程と、前記ゲート酸化膜
およびポリシリコン電極の＠壁に、前記低濃度および中
間濃度の一部を含む不純物領域を覆う酸化膜サイドウオ
ー／Ｉ／を形成する工程と、前記ポリシリコン電極ｔ極
および酸化膜サイドウオー／Ｉ／７にマスクにして前記
半導体基板に高濃度不純物ｗ４域を形成する工程とを有
するものである。
作用
上記構成によシ、低濃度不純物領域と高濃度不純物明域
との間に中間濃度不純物頭載を形成して不純物濃度差の
急激な変化が押えられ、ソース・ドレイン部の電界が緩
和されるので、高集積化のためＭＯＳ ）ランジスタを
微細化した場合のホットエレクトロン効果が防止され、
従来のように、トランジスタ特性は劣化しない。
との間に中間濃度不純物頭載を形成して不純物濃度差の
急激な変化が押えられ、ソース・ドレイン部の電界が緩
和されるので、高集積化のためＭＯＳ ）ランジスタを
微細化した場合のホットエレクトロン効果が防止され、
従来のように、トランジスタ特性は劣化しない。
夾施例
以下に、本発明の一実施例と図面ｔ−参照しながら説明
する。
する。
第１図（ａｔ〜（ｄ）は、本発明の一実施例の半導体装
置およびその製造方法を説明するための工程断面図を示
している。第１図（ａ）に示すように、？（１００）型
シリコン基板１１上にフィールド酸化膜１２を７００Ｏ
Ａ形成後、ゲート酸化膜１３１に＃釈酸化１５０Ａ形成
する。
置およびその製造方法を説明するための工程断面図を示
している。第１図（ａ）に示すように、？（１００）型
シリコン基板１１上にフィールド酸化膜１２を７００Ｏ
Ａ形成後、ゲート酸化膜１３１に＃釈酸化１５０Ａ形成
する。
そして、ゲート酸化膜１３上に、減圧ＣＶＤ法を用いて
リンドープポリシリコン電極１４を４００ＯＡ堆積させ
、さらに、その上にバッファーの熱酸化膜１５ヲた後、
とれをパターニングし、異方性ドライ３エツチングによ
りゲート電極部１７ ’ｉ影形成る。次に、第１図ｆｂ
）に示すように、このゲート電極部１７のポリシリコン
電極１４のみをウェットエツチングによシ、パターニン
グ時のゲート電極長より少し縮めた後、このゲート電極
部１７の両側で窒化膜１６の下部でない半導体基板１１
中に中間濃度（ｎ）不純物頭：ｔｊＥ１ｇ’ｔ Ａｓ”
・Ｐ”の２種類の不純物を各Ｉ Ｘ １０”ｃｓ −
”注入して形成する。これら２種類の不純物を注入する
のは、アニー／ｌ／後の拡散係数の遣いによシ、不純物
濃度の急激な変化をおさえるためである。
リンドープポリシリコン電極１４を４００ＯＡ堆積させ
、さらに、その上にバッファーの熱酸化膜１５ヲた後、
とれをパターニングし、異方性ドライ３エツチングによ
りゲート電極部１７ ’ｉ影形成る。次に、第１図ｆｂ
）に示すように、このゲート電極部１７のポリシリコン
電極１４のみをウェットエツチングによシ、パターニン
グ時のゲート電極長より少し縮めた後、このゲート電極
部１７の両側で窒化膜１６の下部でない半導体基板１１
中に中間濃度（ｎ）不純物頭：ｔｊＥ１ｇ’ｔ Ａｓ”
・Ｐ”の２種類の不純物を各Ｉ Ｘ １０”ｃｓ −
”注入して形成する。これら２種類の不純物を注入する
のは、アニー／ｌ／後の拡散係数の遣いによシ、不純物
濃度の急激な変化をおさえるためである。
そして、ウェットエツチングによシ窒化膜１６ｆｔ酸化
［１５を除去し死後、第１図（ｃｌに示すように、グー
）１１２（［１３およびポリシリ゛コン［［１４ｔ−マ
スクにしてゲート電厘部１７の両側の半導体基板ｌｌ中
に、低濃度（ｎ−）不純物順［１９をＰ＋不純物をＫＩ
Ｏ’−で注入して形成する。最後に、第１図（ｄｌに示
すように、ゲート酸化膜１３およびポリシリコン電ＦＭ
１４の側壁に低濃度（ｎ−）不純物頭域四および中間濃
度（ｎ）不純物１１［＊ １８の一部２０を覆う酸化膜
サイドウオー／＆／２１ を形成後、ＭＯＳ ）ランジ
ス！のソース・ドレイン部の高濃度（ｎ＋）不純物領域
２２ ｆ Ａｓ＋不純物を５×１０口 注入して形成す
る口 したがって、ゲート′ｒｌｔｐｉから離れる方向に低濃
度、中間ｅＬ度、高濃度の不純物領域１９．２０．２２
が順次形成され、ＬＤＤ構造の不純物濃度の急激な変化
のないＭＯＳトランジスタが得うれる。
［１５を除去し死後、第１図（ｃｌに示すように、グー
）１１２（［１３およびポリシリ゛コン［［１４ｔ−マ
スクにしてゲート電厘部１７の両側の半導体基板ｌｌ中
に、低濃度（ｎ−）不純物順［１９をＰ＋不純物をＫＩ
Ｏ’−で注入して形成する。最後に、第１図（ｄｌに示
すように、ゲート酸化膜１３およびポリシリコン電ＦＭ
１４の側壁に低濃度（ｎ−）不純物頭域四および中間濃
度（ｎ）不純物１１［＊ １８の一部２０を覆う酸化膜
サイドウオー／＆／２１ を形成後、ＭＯＳ ）ランジ
ス！のソース・ドレイン部の高濃度（ｎ＋）不純物領域
２２ ｆ Ａｓ＋不純物を５×１０口 注入して形成す
る口 したがって、ゲート′ｒｌｔｐｉから離れる方向に低濃
度、中間ｅＬ度、高濃度の不純物領域１９．２０．２２
が順次形成され、ＬＤＤ構造の不純物濃度の急激な変化
のないＭＯＳトランジスタが得うれる。
発明の効果
以上のように本発明によれば、ＬＤＤ構造の不純物濃度
の急激な変化のないＭＯＳ トランジスタを形成するこ
とができ、高集積化のためＭＯＳ ｌ−ランジスタｔ−
ｔｍ化した場合のホットエレクトロン効果を防止してト
ランジスタ特性を良好にすることができるものである。
の急激な変化のないＭＯＳ トランジスタを形成するこ
とができ、高集積化のためＭＯＳ ｌ−ランジスタｔ−
ｔｍ化した場合のホットエレクトロン効果を防止してト
ランジスタ特性を良好にすることができるものである。
第１図（ａ）〜（ｄｌは本発明の一実施例を示す半導体
装置およびその製造方法を説明するための各工程毎の断
面図、第２図は従来のＬＤＤ構造のｎチャンネＡ／型Ｍ
Ｏ５）フンジスタが形成された半導体装置の断面図であ
る。 １１・・・半導体基板、１３・・・ゲート酸化膜、１４
・・・ポリシリコン電極、１６・・・窒化膜、１７・・
・ゲート電極部、１８．２０・・・中間濃度（ｎ）不純
物領域、１９・・・低濃度（ｎ−）不純物領域、２１・
・・酸化膜サイドウオーｙ、２２・・・高濃度（ｎ＋）
不純物領域。
装置およびその製造方法を説明するための各工程毎の断
面図、第２図は従来のＬＤＤ構造のｎチャンネＡ／型Ｍ
Ｏ５）フンジスタが形成された半導体装置の断面図であ
る。 １１・・・半導体基板、１３・・・ゲート酸化膜、１４
・・・ポリシリコン電極、１６・・・窒化膜、１７・・
・ゲート電極部、１８．２０・・・中間濃度（ｎ）不純
物領域、１９・・・低濃度（ｎ−）不純物領域、２１・
・・酸化膜サイドウオーｙ、２２・・・高濃度（ｎ＋）
不純物領域。
Claims (1)
- 【特許請求の範囲】 １、ゲート電極の両側の半導体基板中にそれぞれ、前記
ゲート電極から離れる方向に低濃度、中間濃度、高濃度
の不純物領域を順次形成した半導体装置。 ２、半導体基板上にゲート酸化膜、ポリシリコン電極お
よび窒化膜を順次形成した後パターニングしてゲート電
極部を形成する工程と、前記ゲート電極部のポリシリコ
ン電極のみをエッチングしてそのゲート長を短くする工
程と、前記ゲート電極部の窒化膜をマスクにして前記半
導体基板に中間濃度の不純物領域を形成する工程と、前
記ゲート電極部の窒化膜を除去する工程と、前記ゲート
酸化膜およびポリシリコン電極をマスクにして前記半導
体基板に低濃度の不純物領域を形成する工程と、前記ゲ
ート酸化膜およびポリシリコン電極の側壁に、前記低濃
度および中間濃度の一部を含む不純物領域を覆う酸化膜
サイドウォールを形成する工程と、前記ポリシリコン電
極および酸化膜サイドウォールをマスクにして前記半導
体基板に高濃度不純物領域を形成する工程とを有する半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7577589A JPH02254755A (ja) | 1989-03-28 | 1989-03-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7577589A JPH02254755A (ja) | 1989-03-28 | 1989-03-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02254755A true JPH02254755A (ja) | 1990-10-15 |
Family
ID=13585923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7577589A Pending JPH02254755A (ja) | 1989-03-28 | 1989-03-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02254755A (ja) |
-
1989
- 1989-03-28 JP JP7577589A patent/JPH02254755A/ja active Pending
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