JPH0468577A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体装置に係り、特に高集積、高速性に優れた凸型微
細ＭＯＳトランジスタに関し、製造が容易で、特性が安
定し信頼性が高く、かつコンタクタンスを大きくするこ
とができる半導体装置及びその製造方法を提供すること
を目的とし、 半導体基板と、前記半導体基板上に設けられたフィール
ド酸化膜と、前記フィールド酸化膜によって分離された
素子領域と、前記素子領域表面に形成されたソース、ド
レイン領域と、前記ソース、ドレイン領域に挟まれたチ
ャネル領域上にゲート酸化膜を介して形成されたゲート
電極とを有する半導体装置において、前記フィールド酸
化膜が、前記素子領域をゲート幅方向に挟むアイソレー
ション端において上に凸な表面と下に凸な底面とが交わ
って終端する形状をなし、前記素子領域が、前記素子領
域をゲート幅方向に挟む前記フィールド酸化膜表面から
凸型形状に突出し、前記ゲート電極が、前記フィールド
酸化膜表面から凸型形状に突出した前記素子領域表面の
前記チャネル領域の上面及び両側面上に形成され、両面
対抗ゲート構造となっているように構成する。

［産業上の利用分野］ 本発明は半導体装置及びその製造方法に係り、特に高集
積、高速性に優れた凸型微細ＭＯＳトランジスタ及びそ
の製造方法に関する。

［従来の技術］ 近年ＩＣの高集積、高速化が進み、ＩＣに用いられるト
ランジスタは益々微細化され、研究開発段階では０．５
μｍ以下０．０７μｍまでのゲート長を持つ微４１１］
ＭＯ３）ランジスタの試作も行なわれている。こうした
８Ｉｔ細ＭＯＳトランジスタの開発の課題の一つとして
、チャネルの高コンタクタンス化を図り、更なる高速化
を実現することがある。

しかし、ＭＯＳトランジスタを微細化し、ゲート酸化膜
の膜厚が１００八以下に薄くなると、ゲート酸化膜容量
とゲート酸化膜／シリコン基板界面下の反転層容量とが
同程度の大きさになってしまう。このため実効的なトー
タルのゲート酸化膜容量が減少し、ゲート電界か低下し
てしまう。従って、チャネルのコンダクタンスが減少す
ることになる。

また、ＭＯＳトランジスタの微細化に伴ってゲート長も
短くなると、チャネルに沿う横方向の電界が増大する。

このためキャリヤーの散乱がＢｙになり、キャリア移動
度が低下し、従ってチャネルのコンダクタンスも減少す
る。なお、ゲート長が０．５μｍ以下のＭＯＳトランジ
スタにおいては、このようなキャリア移動度の低下を防
止するため、ドレイン電圧を低下させることが行なわれ
ている。しかし、ドレイン電圧を低下させても閾値電圧
は低下させることができない。閾値電圧■ｔｈは、ドレ
イン電圧のようにスケールダウンすることができない性
質の量であるからである。また、電源投入時などの電気
雑音に対処するため、閾値電圧ｖｔｈはゼロにすること
ができず、常に成る値以上が必要だからである。更に、
ＭｏＳトランジスタのサブスレッシュホールド電流が、
ゲート電圧に対しある傾き、いわゆるテーリング（Ｔａ
ｉｌｉｎｇ）係数をもっており、そのため室温では閾値
電圧ｖｔｈを０．４９Ｖ以下にすることかできないとい
う理由もある。

このようにドレイン電圧が低下する一方、閾値電圧ｖｔ
ｈを下げることができないため、ドレイン電圧と閾値電
圧ｖｔｈとの差、すなわち実効的なゲート電圧は低下す
ることになる。従って、チャネルのコンダクタンスを高
く保つことは非常に困難になっている。

このような問題を解決するものとして提案されたのか、
凸型ＭＯＳトランジスタである。

第８図に、その凸型ＭＯ３）ランジスタの製造方法を示
す工程図を示す。

シリコン半導体基板５２上に、厚さ２０００へのシリコ
ン窒化膜５４を形成する（第８図（ａ）参照）。続いて
、シリコン窒化膜５４を所定の形状にパターニングした
後、そのシリコン窒化膜５４をマスクとしてシリコン基
板５２をエツチングして、高さ０．５μｍの薄く切り立
った凸型基板５６を形成する（第８図＜ｂ＞参照）。

次いで、全面に厚さ１００Ａのシリコン酸化膜５８及び
厚さ１０００へのシリコン窒化Ｍ６０を順に堆積した後
、ＲＩ　Ｅ　（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉ
ｎｑ）を行ない、凸型基板５６１１１１壁のみにシリコ
ン酸化膜５８及びシリコン窒化膜６０を残存させる（第
８図（Ｃ）参照）。

次いで、凸型基板５６を覆っているシリコン窒化ＷＡ５
４．６０をマスクとして、シリコン基板５２のエツチン
グを行なう。これにより、凸型基板５６の根元の部分を
露出させる（第８図（ｄ）参照）。続いて、シリコン窒
化膜５４．６０をマスクとして選択酸化を行ない、凸型
基板５６下方全体にフィールド酸化ＷＡ６２を形成する
。このフィールド酸化ＷＡ６２の形成によって凸型基板
５６はシリコン基板５２と完全に分離される（第８図（
ｅ）参照）。

次いで、シリコン窒化膜５４．６０及びシリコン酸化Ｉ
Ｉ！５８を除去した後、凸型基板５６表面に厚さ１００
人のゲート酸化膜６４及び厚さ０．１μｍのポリシリコ
ン層を形成する。続いて、ＲＩＥを用いてこのポリシリ
コン層をパターニングし、ゲート長Ｌ　（Ｌ＝０．５ｕ
ｍ）のゲート電極６６を形成する（第８図（ｆ）参照）
。

次いで、このゲート電極６６をマスクとして凸型基板５
６にイオン注入を行ない、ソース、ドレイン領域６８を
形成する。このようにして、凸型ＭＯ３）ランジスタを
形成する（第８図（ｇ）参照）。

この凸型ＭＯＳトランジスタは、ゲート電ｉ６６で覆わ
れた凸型基板５６の上面及び両側面がチャネル領域とな
るため、実効的にチャネル幅を増大させることかでき、
従ってチャネルのコンダクタンスを大きくすることがで
きる。同時に凸型基板５６が狭く切り立った形状である
ため、その両側面に設けられたゲート電極６６は両面対
抗ゲート電極構造となり、そのゲート電界によりチャネ
ル領域の奥の凸型基板５６に両側から空乏層が伸びて繋
がってしまう。このため中性基板領域に起因するある種
の寄生容量あるいは寄生抵抗がなくなり、コンダクタン
スを増加させる効果がある。

［発明が解決しようとする課題］ しかしながら、上記のような凸型ＭＯ３）ランジスタは
、その製造が極めて困難という問題がある。

即ち、上記の凸型ＭＯ３）−ランジスタの製造において
は、ゲート＄１＃！６６のパターニングの際、凸型基板
５６上面及び両側面に形成されたポリシリコン層をＲＩ
Ｅによりエツチングしなければならない。しかし、ＲＩ
Ｅは異方性エツチングであるため、凸型基板５６と垂直
方向にはエツチングされるが、水平方向には殆どエツチ
ングされない。

現在あるエツチャーを用いてエツチングの異方性と選択
性とを同時に満たそうとすると、ポリシリコン層とシリ
コン酸化膜とのエツチング選択比はせいぜい４０である
。従って、高さ０．５μｍの凸型基板５６側面に形成さ
れた厚さ０，１μｍのポリシリコン層をエツチング除去
しようとすると、この切り立った側壁のポリシリコン層
が完全に工・ソチングされるまでに平坦部のポリシリコ
ン層はすでにエツチングが終了し、その下のゲート酸化
Ｍ６４は厚さ１２５Ａｔでエツチングされてしまう計算
になる。即ち、平坦部の厚さ１００人のゲート酸化ＷＡ
６４は既にエツチング除去され、更にその下の凸型基板
５６上面までエツチングされてしまうことになる。

この計算はジャストエッチの場合におけるものであり、
実際にはウェーハ内のばらつきを考慮して約２０％のオ
ーバーエ・ソチをかけるのが背通であるため、下地の凸
型基板５６のエツチングは益々進行してしまう。

更に、ゲート酸化ＷＡ６４の膜厚か将来的に１００八以
下に薄くなる傾向においては、素子領域としての凸型基
板５６がエツチングされてしまうことは、ＭＯＳトラン
ジスタの性能を安定して出せなくなることであり、プロ
セスとては致命的欠陥となる。

また上記の凸型ＭＯＳトランジスタにおいては、凸型基
板５６の凸型形状をＲＩＥによって形成するため、エツ
チング中のプラズマダメージによる結晶欠陥や結晶歪み
の発生、重金属汚染などの不純物混入等が生じる。これ
らがゲート酸化ＷＡ６４形成後にチャネル領域やソース
、ドレイン領域６８に残留すると、ゲート／基板間リー
クやドレイン／基板間リークとなって素子の動作を不安
定にしたり、長期動作による劣化を招いたり、素子の寿
命を短くしたりするなどの問題が生じる。

同時に、凸型基板５６表面へのプラズマダメージが、そ
の上に形成するゲート酸化膜６４にピンホールの発生や
重金属の汚染をもたらし、ゲート酸化膜６４自体の膜質
を低下させるという間穎もある。

更に、凸型基板５６の肩の部分の形状は、ＲＩＥにより
形成したなめに急蜆なエツジを形成し、この部分におけ
るゲート酸化膜６４の薄膜化を招いて素子の信頼性を低
下させる原因ともなる。

そこで本発明は、製造が容易で、特性が安定し信頼性が
高く、かつコンダクタンスを大きくすることができる半
導体装置及びその製造方法を提供することを目的とする
。

［課題を解決するための手段］ 上記課題は、半導体基板と、前記半導体基板上に設けら
れたフィールド酸化膜と、前記フィールド酸化膜によっ
て分離された素子領域と、前記素子領域表面に形成され
たソース、ドレイン領域と、前記ソース、ドレイン領域
に挟まれたチャネル領域上にゲート酸化膜を介して形成
されたゲート電極とを有する半導体装置において、前記
フィールド酸化膜が、前記素子領域をゲート幅方向に挟
むアイソレーション端において上に凸な表面と下に凸な
底面とか交わって終端する形状をなし、前記素子領域が
、前記素子領域をゲート幅方向に挟む前記フィールド酸
化膜表面から凸型形状に突出し、前記ゲート電極が、前
記フィールド酸化膜表面から凸型形状に突出した前記素
子領域表面の前記チャネル領域の上面及び両側面上に形
成され、両面対抗ゲート構造となっていることを特徴と
する半導体装置によって達成される。

また、上記の半導体装置において、前記素子領域が、前
記素子領域をゲート長方向に挟む前記フィールド酸化膜
底面から凸型形状に突出していることを特徴とする半導
体装置によって達成される。

更に、上記の半導体装置において、両面対抗ゲート構造
となっている前記ゲート電極に挟まれた凸型形状の前記
素子領域が、前記ゲート電極への印加ゲート電界によっ
て生じる空乏層か凸型形状の前記素子領域表面の前記チ
ャネル領域両側面から伸びて繋がるような幅を有してい
ることを特徴とする半導体装置によって達成される。

そしてまた、上記課題は、半導体基板の素子領域上に対
酸化性絶縁膜を形成する工程と、前記絶縁膜をマスクと
して選択酸化を行なってフィールド酸化膜を形成し、素
子領域を分離する工程と、前記フィールド酸化膜を所定
の厚さだけエツチング除去し、前記フィールド酸化膜表
面が前記素子領域上面より低くなるようにする工程と、
前記フィールド酸化膜から凸型形状に突出した前記素子
領域上面及び側面にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上に所定の形状のゲート電極を形成し、
前記ゲート電極がゲート幅方向において両面対抗ゲート
４１ｇＭとなるようにする工程と、前記フィールド酸化
膜及び前記ゲート電極をマスクとして不純物のイオン注
入を行ない、前記素子領域表面にソース、ドレイン領域
を形成する工程とを有することを特徴とする半導体装置
の製造方法によって達成される。

また、上記の製造方法において、前記耐酸化性絶縁膜を
形成する工程と前記絶縁膜をマスクとして前記フィール
ド酸化膜を形成する工程との間に、前記絶縁膜をマスク
として前記半導体基板表面を所定の厚さだけエツチング
除去する工程を有することを特徴とする半導体装置の製
造方法によって達成される。

［作　用］ 本発明は、ＬＯＧＯ３（Ｌｏｃａｌ　０ｘｉｄａｔｉｏ
ｎ　ｏｆ　５ｃｏｎ　）法により形成したアイソレーシ
ョン端に生じるフィールド酸化膜の傾斜形状、いわゆる
バーズビークの形状を利用して凸型形状の素子領域を形
成しているため、凸型形状の素子領域の側面の傾斜度を
所望の角度に制御することができ、またその凸型形状の
肩の部分の急俊さを緩和することができる。従って、凸
型形状の素子領域のチャネル領域上に形成するゲート酸
化膜の膜厚を均一にすることができる。

また、素子領域の凸型形状を形成する際に、ＲＩＥによ
るプラズマエツチングを行なう必要がなく、ＨＦ（弗酸
）等の薬液によってエツチングするため、プラズマダメ
ージや重金属汚染が生じることがなく、その結果チャネ
ル領域やソース、ドライン領域、或いはゲート酸化膜中
にリークの原因となる欠陥を誘発することがない。

更に、凸型形状の素子領域を形成する方法としてＬＯＣ
Ｏ３法を用いるため、製造が容易である。

特に、凸型形状の素子領域の側面の傾きが所望の傾斜角
に制御できるため、ゲート電極のパターニング時におい
て平坦部にかかるオーバーエツジ時間を減少させること
ができ、凸型ＭＯＳトランジスタの製造が容易になる。

［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説明
する。

第１図は本発明の第１の実施例によるＭＯＳトランジス
タを示す斜視図、第２図（ａ）、（ｂ）はそれぞれ第１
図に示すＭＯＳトランジスタのゲート長方向の断面図及
びゲート幅方向の断面図である。

ここで、チャネル長方向の断面とはチャネル領域をキャ
リアか流れる方向に平行に切った断面をいい、チャネル
幅方向の断面とはチャネル長方向に対し垂直に切った断
面をいう。

ｐ型シリコン基板２上にフィールド酸化膜８ａ、８ｂが
形成され、またこのフィールド酸化Ｍ８ａ、８ｂ下のＰ
型シリコン基板２表面には、チャンネルストッパー層１
２が形成されて、素子領域９を素子分離している。そし
て素子領域９上には、厚さ１００八以下のシリコン酸化
膜１４を介して、ゲート長Ｌ（Ｌ≦０．５μｍ）のゲー
ト電極１６が形成されている。

この素子領域９を、ゲート電極１６のゲート長方向の断
面からみると、第２図（ａ）に示されるように、厚さ４
０００へのフィールド酸化ＷＡ８　ａによって挟まれて
おり、この素子領域９上面は、フィールド酸化ＷＡ８ａ
底面より２０００人はど高くなっている。即ち、素子領
域９は、フィールド酸化膜８ａ、８ｂ下のＰ型シリコン
基板２表面から２０００人はど凸型に突出した形状にな
っている。

そしてこの凸型形状の素子領域９表面には、ゲート電極
１６下の長さしのチャネル領域を挟んで、ｎ−型不純物
層１８及びｎ＋不純物層２２からなるソース、ドレイン
領域２４が形成されている。

また全面に堆積されたＢ　Ｐ　Ｓ　Ｇ　（Ｂａｒｏｎ−
ｄｏｐｅｄ−Ｐｈｏｓｈｏ−３ｉｌｉｃａｔｅ　Ｇｌａ
ｓｓ　）層２６に開口されたコンタクト窓を介して、ゲ
ート電極１６及びソース、ドレイン領域２４にそれぞれ
接続する。ｌ（アルミニウム）電極配線層２８が形成さ
れている。

他方、素子領域９を、ゲート電極１６のゲート幅方向の
断面からみると、第２図＜ｂ＞に示されるように、厚さ
１０００へのフィールド酸化Ｍ８ｂによって挟まれてお
り、この厚さは素子領域９をゲート長方向に挟んでいる
フィールド酸化膜８ａの厚さより３０００人はど低くな
っている。従って素子領域９は、フィールド酸化１！！
ｉ！８ｂ表面から１０００人はど凸型形状に突出してい
る。

また、ゲート幅方向における素子領域９の凸型形状部分
の幅は、後に説明するように、十分に小さい所定の幅Ｗ
ｇに制御されている。そして凸型形状の素子領域９の上
面及び側面上には、ゲート酸化ＩＩ！１４を介してゲー
ト電極１６が形成されている。このため、ゲート電極１
６下のチャネル領域も凸型形状をなし、その実効的なチ
ャネル幅Ｗは凸型形状表面に沿った長さとなり、素子領
域９の凸型形状部分の幅Ｗｇより大きくなっている。

従って、チャネルのコンタクタンスか大きくなる効果が
ある。

更に、ゲート幅方向における素子類１２！Ｉｉ９の凸型
形状部分の幅Ｗｇが十分に小さいため、凸型形状の素子
領域９の側面に形成されたゲート電極１６は、両面対抗
ゲート構造となっている。そしてこの両面対抗ゲート構
造のゲートｔｉＦｆ！ｘ６に所定のゲート電圧を印加し
た場合、その空乏層の拡がりは第３図に示されるように
なる。

即ち、第３図において、両面対抗ゲート構造となってい
るゲート電極１６に挟まれた素子領域９の凸型形状部分
の幅Ｗｇが十分に小さいため、印加されるゲート電界に
より凸型形状の素子領域９の両側面がら空乏層３０が伸
びて繋がってしまう。

逆にいえば、素子動作に必要な所定のゲート電圧を印加
したときに、空乏層３０が素子領域９の凸型形状部分で
両側面から繋がるように、その凸型形状部分の幅Ｗｇを
設定する。これにより、Ｐ型シリコン基板２に起因する
ある種の寄生容量あるいは寄生抵抗がなくなり、チャネ
ルのコンタクタンスを増加させることができる。

このように本実施例によれば、素子領域９がゲート幅方
向におけるフィールド酸化膜８ｂ表面から凸型形状に突
出しているため、その素子領域９表面の凸型形状に沿っ
て形成されるチャネル領域の実効的なチャネル＠Ｗが大
きくなり、そのコンダクタンスを大きくすることができ
る。

また、凸型形状の素子類１９上のゲート電極１６が両面
対抗ゲート構造となり、その印加ゲート電界による空乏
層３０が凸型形状の素子領域９の両側面から伸びて繋が
ってしまうなめ、空乏化していないＰ型シリコン基板２
に起因するある種の寄生容量あるいは寄生抵抗がなくな
り、チャネルのコンダクタンスを大きくすることができ
る。

次に本発明の他の実施例によるＭＯＳトランジスタを、
第４図を用いて説明する。

第４図（ａ）は上記実施例における第２図（ａ）に対応
する断面図であり、第４図（ｂ）は第２図（ｂ）に対応
する断面図である。

上記実施例における素子領域９がゲート幅方向において
のみフィールド酸化膜８ｂ表面から凸型形状に突出して
いるのに対して、本実施例の場合、素子領域９のゲート
幅方向のみならずゲート長方向においても、フィールド
酸化１１８ｂ表面から１００人はど凸型に突出している
形状となっている。

即ち、素子領域９は周囲をフィールド酸化１１！８ｂか
ら突出した凸型のアイランド形状をなしている。

従って、第４図（ａ）に示されるように、ソース、ドレ
イン領域２４もフィールド酸化ｆｉ８ａ、８ｂ表面より
高い素子領域９の突起部分に形成されることになる。

このように本実施例によれば、索子領域９は囮囲全体の
フィールド酸化１！！！！８ｂから凸型形状に突出して
いるため、上記実施例と全く同様の効果を奏すると共に
、周囲のフィールド酸化膜８ｂ上に形成されたＢＰＳＧ
膜２６膜面６表面か相対的に低くなるため、その上に配
線するＡ」配線層の形成を容易にするというメリットが
ある。

次に、第４図に示したＭｏＳトランジスタの製造方法を
、第５図を用いて説明する。

Ｐ型シリコン基板２上に、厚さ５０人のパッド酸化膜４
及び厚さ１５００Ａのシリコン窒化ＷＡ６を形成する（
第５図（ａ＞参照）。続いて、シリコン窒化ＷＡ６を素
子領域の形状にバターニングした後、そのシリコン窒化
Ｍ６をマスクとしてチャネルストッパー不純物７をＰ型
シリコン基板２表面にイオン注入する（第５図（ｂ）参
照）。

次いで、ＬＯＣＯ３法を用いてシリコン窒化膜６をマス
クとする選択酸化を行ない、厚さ４０００へのフィール
ド酸化膜８ａを形成し、素子領域９を分離する。このと
き、後の工程で形成するゲート電極のゲート幅方向にお
ける素子領域９の幅は、十分に小さい所定の幅Ｗｇとす
る。また、素子領域９のアイソレーション端、即ちシリ
コン窒化ＷＡ６下のフィールド酸化Ｉｌｌ！！８ａの終
端ではバーズビーク１０が形成される。更にフィールド
酸化ＭＳａ下のＰ型シリコン基板２表面には、チャンネ
ルストッパー層１２が形成される（第５図（ｃ）参照）
。

なお、このときの凸型形状の素子領域９の側面及び肩の
部分の形状は、バーズビーク１０の形状に規定される。

そしてこのバーズビーク１０の形状はフィールド酸化膜
８ａの形成条件によって規定され、例えばパッド酸化膜
４の厚さが薄いほど、またシリコン窒化膜６の厚さが厚
いほど、フィールド酸化膜８ａの端部での傾斜は急俊に
なり、凸型形状の素子領域９の側面の傾斜も急俊になる
。

従って、フィールド酸化ＩＩＩ　８　ａの形成条件によ
り、凸型形状の素子領域９の側面を所望の傾斜角度に制
御し、またその肩部分の曲りを制御することができる。

このことを第６図に示す。

第６図は、シリコン窒化膜６をマスクとしてフィールド
酸化膜８ａを選択酸化してバーズビーク１０を形成した
際の、凸型形状の素子領域９の側面及び屑の部分の断面
をＳＥＭ写真に撮ったものである。なお、全面に堆積さ
れているポリシリコン層３２は、フィールド酸化膜８ａ
表面を鮮明にするためのものである。

次いで、シリコン窒化膜６を除去しく第５図（ｄ）参照
）、続いて、フィールド酸化膜８ａを例えばＨＦの水溶
液を用いてエツチングする。このとき、エツチング速度
とエツチング時間とをコントロールしながら所望の厚さ
だけ除去し、残りを例えば１０００人の厚さにする。こ
れにより、厚さ１０００へのフィールド酸化膜８ｂに囲
まれた凸型形状の素子領域９は、フィールド酸化膜８ｂ
の表面より１０００人はど凸型形状に突出し、またフィ
ールド酸化ＩＩ！８ｂ下のＰ型シリコン基板２表面から
は２００ＯＡはど凸型形状に突出することになる。

このとき、Ｐ型シリコン基板２上に水平に形成されたシ
リコン窒化１６をマスクとしてフィールド酸化膜８ａを
選択酸化し、このフィールド酸化Ｍ８ａを工・ソチング
してフィールド酸化膜８ｂを形成するため、素子領域９
に接するアイソレーション端におけるフィールド酸化膜
８ｂは、フィールド酸化膜８ｂの上に凸な表面と下に凸
な底面とか交わって終端する形状となっている（第５図
（ｅ）参照）。

このように、ＬＯＣＯ３法によりフィールド酸化Ｈ８ａ
を形成し、このフィールド酸化膜８ａをＨＦ等によりエ
ツチングして凸型形状に突出する素子領域９を形成する
ため、従来のＲＩＥを用いた凸型基板の形成と比較する
と、エツチング中のプラズマダメージによる結晶欠陥や
結晶歪みの発生、重金属汚染等の不純物混入を防止する
ことができるという利点がある。

次いで、この露出した凸型形状の素子領域９上に厚さ１
００Å以下のシリコン酸化Ｊ１１４を形成した後、全面
にポリシリコン層を形成し、さらにこのポリシリコン層
を所定の形状にバターニングして、ゲート長Ｌ（Ｌ≦０
．５μｍ）のゲート電極１６を形成する（第５図（ｆ＞
参照）。

このとき、シリコン酸化膜１４を形成する下地の凸型形
状の素子領域９には、従来のＲＩＥを用いる場合のよう
にプラズマダメージがないため、この素子領域９上のシ
リコン酸化Ｍ１４にはピンホール発生や重金属汚染もな
く、良質なシリコン酸化ＷＡ１４を形成することができ
る。

また、凸型形状の素子領域９の肩の部分の形状は、第６
図に示されるようにフィールド酸化ＷＡＳａのバーズビ
ーク１０の形状に規定され、ノく・ンド酸化ＷＡ４の厚
さ及びシリコン窒化膜６の厚さ等Ｇこより制御すること
ができる。従って、その肩の部分が滑らかになるように
制御して、凸型形状の素子領域９上のゲート酸化ＷＡ１
４の膜厚を均−Ｇこ形成することができる。このことも
、従来のＲＩＥを用いた凸型基板の肩の部分が鋭い工・
ソジをなしているため、そのエツジ部におけるゲート酸
化膜の膜厚が不均一になるのと比較すると大きな利点で
ある。

更に、凸型形状の素子領域９の側面の傾斜も、同様にし
て制御することができるため、ゲート電極１６をパター
ニングするためのエツチングにおいて、平坦部における
オーバーエ・ソチ時間を減らすことができ、従って下地
のシリコン酸化１］！１４や素子領域９表面までもエツ
チングすることを防止することができる。このことによ
り、凸型チャネル領域の側面のポリシリコン層からなる
ゲート電極のエツチングの際に平坦部のゲート酸化膜や
素子領域までもエツチングされてしまうという従来の凸
型ＭＯ３）ランジスタの製造方法における最大の間肋が
解決される。

次いで、ゲート電極１６をマスクとしてｎ型不純物をイ
オン注入し、凸型形状の素子領域９のＰ型シリコン基板
２表面にｎ−型不純物層１８を形成する。続いてゲート
を極１６側面に例えばシリコン酸化膜からなるサイドウ
オール層２０を形成した後、ゲート電極１６及びサイド
ウオール層２０をマスクとして再びｎ型不純物をイオン
注入し、ｎ＋不純物層２２を形成する。こうして凸型形
状の素子領域９表面にｎ−型不純物層１８及びｎ＋不純
物層２２からなるソース、ドレイン領域２４を形成する
。続いて、全面にＢＰＳＧ層２６を堆積した後、所定の
コンタクト窓を開口し、このコンタクト窓を介してゲー
ト電極１６およびソース、ドレイン領域２４に接続する
Ａ」電極配線層２８を形成する（第５図（ｇ＞参照）。

このように本実施例による製造方法によれば、ＬＯＣＯ
３法及びＨＦの水溶液によるエツチング法を用いること
により、凸型形状の素子類ｔ！Ａ９の形成を容易に行な
うことができる。

また、素子領域９の凸型形状の形成方法を従来のＲＩＥ
を用いる場合と比較すると、エツチング中のプラズマダ
メージによる結晶欠陥や結晶歪みの発生、重金属汚染等
の不純物混入を防止することができるため、ゲート／基
板間リークやドレイン／基板間リークによる素子動作の
不安定化、長期動作による劣化、更には素子寿命の短命
化等を防止することができる。

同時に、従来のＲＩＥを用いる場合のように凸型形状の
素子ｇ＄９へのプラズマダメージが素子領域９上のシリ
コン酸化膜１４にピンホールや重金属汚染をもたらすこ
ともないため、良質なシリコン酸化［１４を形成するこ
とができ、従って素子の特性や信頼性を向上させること
ができる。

また、凸型形状の素子領域９の肩の部分の形状は、フィ
ールド酸化ｐ　８　ａ、８ｂのバースビーク１０の形状
によって規定されるため、その肩の部分が滑らかになる
ように制御して凸型形状の素子領域９上に形成されるゲ
ート酸化膜１４の膜厚を全体的に均一に形成することか
でき、これによっても素子の特性や信頼性を向上させる
ことかできる。

更に、凸型形状の素子類ｊｔｆ９の側面の傾斜も、同様
にして制御することができるため、ゲート電極１６をパ
ターニングするためのエッチにおいて、平坦部における
オーバーエッチ時間を減らすことができ、従って下地の
シリコン酸化膜１４や素子領域９表面までもエツチング
することは防止され、安定した素子性能を実現すること
ができる。

次に、本発明の他の実施例による製造方法を説明する。

Ｐ型シリコン基板２上にパッド酸化Ｍ４を介してシリコ
ン窒化膜６を形成し、このシリコン窒化膜６をパターニ
ングするまでは、第５図に示す工程と同一である。

そしてこの後、シリコン窒化膜６をマスクとしてパッド
酸化膜４およびｐ型シリコン基板２表面をスライドエッ
チすることに、本実施例の特徴がある。続いて、シリコ
ン窒化膜６をマスクとして選択酸化を行ないフィールド
酸化膜８ｃを形成し、素子領域９を分離する。

このように、いわゆるＰ−ＬＯＣＯ３（ＰｌａｎａｒＬ
ＯＣＯ３）法を用いることにより、第５図（ｃ）に示す
フィールド酸化膜８ａと同一の厚さ４０００人のフィー
ルド酸化膜を形成すると、フィールド酸化ＰＥＡ　８　
ｃの高さを上記実施例におけるフィールド酸化膜８ａの
高さより低くすることができ、またフィールド酸化ＷＡ
ｓｃ下のｐ型シリコン基板２表面から凸型形状に突出す
る素子領域９の高さを上記実施例より高くすることがで
きる２これを第７図に示す。

第７図は、シリコン窒化膜６をマスクとしてｐ型シリコ
ン基板２表面をスライドエッチした後、フィールド酸化
膜８ｃを選択酸化しバーズビーク１１を形成した際の、
凸型形状の素子領域９の側面及び屑の部分の断面をＳＥ
Ｍ写真に撮ったものである。なお、全面に堆積されてい
るポリシリコン層３２は、フィールド酸化膜８ａ、８ｂ
表面を鮮明にするためのものである。

即ち、この第７図に示されるフィールド酸化膜８Ｃ下の
Ｐ型シリコン基板２表面から突起している凸型形状の素
子領域９の高さは、上記第６図に示される凸型形状の素
子領域９の高さよりら高くなっている。従って、このフ
ィールド酸化膜８Ｃを所望の厚さにエツチングして薄く
することにより、凸型形状の素子領域９の露出する部分
を大きくすることができ、フィールド酸化膜を越える凸
型形状の素子領域９の高さを高くすることができる。ま
た、このとき第７図から明らかなように、凸型形状の素
子領域９の側面の傾斜は急俊になり、また肩の部分の曲
りも鋭くなる。

このように本実緒例によれば、Ｐ−ＬＯＣＯ３法を用い
ることにより、凸型形状の素子領域９のフィールド酸化
膜から突出する高さが高くなるようにすることができる
と共に、凸型形状のチャネル領域の側面の傾斜が急俊に
なり、また肩の部分の曲りも鋭くなるように制御するこ
とができる。

従って、凸型形状の素子領域９の高さ、側面の傾斜、ま
た肩の部分の曲りなどをより所望の形態に制御すること
ができるようになる。

［発明の効果］ 以上のように本発明によれば、ＬＯＣＯ８法を用いて素
子領域を凸型形状にし、その凸型形状を用いて凸型微細
ＭＯ３）−ランジスタを形成するため、その製造方法が
容易であると共に、コンダクタンスを大きくすることか
でき、高集積、高速化を実現することができる。

また、ＲＩＥを用いた場合のプラズマダメージや重金属
汚染やゲート酸化膜の不均一化を防止することができる
ため、特性を安定させ信頼性を向上させることができる
。

【図面の簡単な説明】

第１図は本発明の一実施例による凸型ＭＯＳトランジス
タを示す斜視図、 第２図は第１図の凸型ＭＯＳトランジスタを示す断面図
、 第３図は第１図の凸型ＭＯＳトランジスタの動作を説明
するための図、 第４図は本発明の他の実施例による凸型ＭＯＳトランジ
スタを示す断面図、 第５図は第４図の凸型ＭＯＳトランジスタの製造方法を
示す工程図、 第６図は第５図に示す製造方法を説明するための断面図
、 第７図は他の実施例による凸型ＭＯ３）ランジスタの製
造方法を説明するための断面図、第８図は従来の凸型Ｍ
ＯＳトランジスタの製造方法を示す工程図である。 図において、 ２・・・・・・Ｐ型シリコン基板、 ４・・・・・・パッド酸化膜、 ６・・・・・・シリコン窒化膜、 ７・・・・・・チャネルスト・ソバ−不純物、８ａ、８
ｂ、８Ｃ・・・・・・フィールド酸化膜、９・・・・・
・素子領域９． １０．１１・・・・・・バーズビーク、１２・・・・・
・チャンネルストッパー層、１４・・・・・・シリコン
酸化膜、 １６・・・・・・ゲート＠’＃ｌ、 １８・・・・・・ｎ−型不純物層、 ２０・・・・・・サイドウオール層、 ２２・・・・・・ｎ“不純物層、 ２４・・・・・・ソース、ドレイン領域、２６・・・・
・・ＢＰＳＧ層、 ２８・・・・・・Ａｊ電極配線層、 ３０・・・・・・空乏層、 ３２・・・・・・ポリシリコン層、 ５２・・・・・・シリコン半導体基板、４．６０・・・
・・・シリコン窒化膜、６・・・・・・凸型基板、 ８・・・・・・シリコン酸化膜、 ２・・・・・・フィールド酸化膜、 ４ゲート酸化膜、 ６・・・・・・ゲート電極、 ８・・・・・・ソース、ドレイン領域。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板と、前記半導体基板上に設けられたフィ
   ールド酸化膜と、前記フィールド酸化膜によって分離さ
   れた素子領域と、前記素子領域表面に形成されたソース
   、ドレイン領域と、前記ソース、ドレイン領域に挟まれ
   たチャネル領域上にゲート酸化膜を介して形成されたゲ
   ート電極とを有する半導体装置において、 前記フィールド酸化膜が、前記素子領域をゲート幅方向
   に挟むアイソレーション端において上に凸な表面と下に
   凸な底面とが交わって終端する形状をなし、 前記素子領域が、前記素子領域をゲート幅方向に挟む前
   記フィールド酸化膜表面から凸型形状に突出し、 前記ゲート電極が、前記フィールド酸化膜表面から凸型
   形状に突出した前記素子領域表面の前記チャネル領域の
   上面及び両側面上に形成され、両面対抗ゲート構造とな
   っている ことを特徴とする半導体装置。 ２、請求項１記載の半導体装置において、 前記素子領域が、前記素子領域をゲート長方向に挟む前
   記フィールド酸化膜底面から凸型形状に突出しているこ
   とを特徴とする半導体装置。 ３、請求項１又は２記載の半導体装置において、 両面対抗ゲート構造となっている前記ゲート電極に挟ま
   れた凸型形状の前記素子領域が、前記ゲート電極への印
   加ゲート電界によって生じる空乏層が凸型形状の前記素
   子領域表面の前記チャネル領域両側面から伸びて繋がる
   ような幅を有していることを特徴とする半導体装置。 ４、半導体基板の素子領域上に対酸化性絶縁膜を形成す
   る工程と、 前記絶縁膜をマスクとして選択酸化を行なつてフィール
   ド酸化膜を形成し、素子領域を分離する工程と、 前記フィールド酸化膜を所定の厚さだけエッチング除去
   し、前記フィールド酸化膜表面が前記素子領域上面より
   低くなるようにする工程と、前記フィールド酸化膜から
   凸型形状に突出した前記素子領域上面及び側面にゲート
   絶縁膜を形成する工程と、 前記ゲート絶縁膜上に所定の形状のゲート電極を形成し
   、前記ゲート電極がゲート幅方向において両面対抗ゲー
   ト構造となるようにする工程と、前記フィールド酸化膜
   及び前記ゲート電極をマスクとして不純物のイオン注入
   を行ない、前記素子領域表面にソース、ドレイン領域を
   形成する工程と を有することを特徴とする半導体装置の製造方法。 ５、請求項４記載の半導体装置の製造方法において、 前記耐酸化性絶縁膜を形成する工程と前記絶縁膜をマス
   クとして前記フィールド酸化膜を形成する工程との間に
   、前記絶縁膜をマスクとして前記半導体基板表面を所定
   の厚さだけエッチング除去する工程を有することを特徴
   とする半導体装置の製造方法。