JPS62245675A - Ｌｄｄ型ｍｏｓトランジスタとその製造方法 - Google Patents
Ｌｄｄ型ｍｏｓトランジスタとその製造方法Info
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- JPS62245675A JPS62245675A JP8949586A JP8949586A JPS62245675A JP S62245675 A JPS62245675 A JP S62245675A JP 8949586 A JP8949586 A JP 8949586A JP 8949586 A JP8949586 A JP 8949586A JP S62245675 A JPS62245675 A JP S62245675A
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- gate
- polycrystalline silicon
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- mos transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＤＤ型ＭＯＳトランジスタの構成要素と製造
方法に関するものである。
方法に関するものである。
ＭＯＳ）ランジスタが微細化されるにつれ、ゲート付近
のドレーン部分に電界が集中し、ドレーン耐圧が低下す
る。そこでその対策としてゲート付近においては低濃度
拡散層から成り、他の部分においては通常の高濃度拡散
層より成るドレーン（以下ＬＤＤと略す。）構造が一般
的に考えられている。その構造を第３図に示す。第３図
に於て、１２は基板、３１はゲート酸化膜、６２は濃い
拡散層、６３は薄い拡散層、３４は多結晶シリコンゲー
ト、６５は酸化膜からなるサイドウオールである。
のドレーン部分に電界が集中し、ドレーン耐圧が低下す
る。そこでその対策としてゲート付近においては低濃度
拡散層から成り、他の部分においては通常の高濃度拡散
層より成るドレーン（以下ＬＤＤと略す。）構造が一般
的に考えられている。その構造を第３図に示す。第３図
に於て、１２は基板、３１はゲート酸化膜、６２は濃い
拡散層、６３は薄い拡散層、３４は多結晶シリコンゲー
ト、６５は酸化膜からなるサイドウオールである。
その製造方法は、（１）多結晶シリコンゲート３４を形
成後肢多結晶シリコンゲート６４をマスクにしてＬＤＤ
形成用の薄い拡散層６６を形成する。
成後肢多結晶シリコンゲート６４をマスクにしてＬＤＤ
形成用の薄い拡散層６６を形成する。
（２）全面にゲート酸化膜６１をデポしそのゲート酸化
膜３１を全面エッチにより多結晶シリコンゲート６４の
側壁に酸化膜６５を残す。（以下サイドウオールと略す
。）（３）サイドウオール６５をマスクにして通常の濃
い拡散層６２を形成する。これが一般的な製造方法であ
る。
膜３１を全面エッチにより多結晶シリコンゲート６４の
側壁に酸化膜６５を残す。（以下サイドウオールと略す
。）（３）サイドウオール６５をマスクにして通常の濃
い拡散層６２を形成する。これが一般的な製造方法であ
る。
しかしながら、従来のＬＤＤ構造およびＬＤＤ形成方法
では、多結晶シリコンゲート３４とサイドウオール３５
を分けて形成するため均一な再現性のよいＬＤＤを形成
しに（（、又サイドウオールを形成するためＬＤＤを形
成するまでの工程が多いなどの問題があった。本発明の
目的は、これらの欠点を回避可能とするＬＤＤの構造お
よびその製造方法を提供することである。
では、多結晶シリコンゲート３４とサイドウオール３５
を分けて形成するため均一な再現性のよいＬＤＤを形成
しに（（、又サイドウオールを形成するためＬＤＤを形
成するまでの工程が多いなどの問題があった。本発明の
目的は、これらの欠点を回避可能とするＬＤＤの構造お
よびその製造方法を提供することである。
上記目的を達成させるため本発明においては、ゲートの
エツチング時に生成するサイドウオールのないＬＤＤ構
造と、そのＬＤＤ構造を多結晶シリコン整形のためのゲ
ートエツチングのサイドエッチにより形成することを特
徴とする。
エツチング時に生成するサイドウオールのないＬＤＤ構
造と、そのＬＤＤ構造を多結晶シリコン整形のためのゲ
ートエツチングのサイドエッチにより形成することを特
徴とする。
以下本発明の実施例を、図面に基づいて記述する。第１
図は本発明のゲートエツチング時のサイドエッチにより
形成したＬＤＤ型ＭＯＳトランジスタとその製造工程を
示す工程図である。
図は本発明のゲートエツチング時のサイドエッチにより
形成したＬＤＤ型ＭＯＳトランジスタとその製造工程を
示す工程図である。
図に於て、工程ａはシリコン基板１２を酸化し、厚さ５
００Ａのゲート酸化膜１１を形成する。工程すはゲート
材料となる多結晶シリコン１３を堆積する。工程Ｃは多
結晶シリコン整形のためのレジストマスク１４を形成し
、工程ｄ、ｅは本発明の特徴である多結晶シリコン整形
工程である。まず工程ｄでは、ＣＢｒＦ３＋０２ガスに
より多結晶シリコン１６の一部を異方性エツチングする
。次に工程ｅで残りの多結晶シリコン１３を、ＳＦ、ガ
スにて等方性エツチングをして側壁１７と基板１２との
なす角αを３０°以下の角度を有する多結晶シリコンゲ
ートとして整形する。レジスト１４を除去後工程ｆでは
、ソース、ドレーン拡散層をもうけるためのイオン１６
を基板１２に注入を行う。そして工程ｇでの熱拡散によ
り、ゲート付近が低濃度となりそれ以外では高濃度とな
る拡散層１５を形成する。
００Ａのゲート酸化膜１１を形成する。工程すはゲート
材料となる多結晶シリコン１３を堆積する。工程Ｃは多
結晶シリコン整形のためのレジストマスク１４を形成し
、工程ｄ、ｅは本発明の特徴である多結晶シリコン整形
工程である。まず工程ｄでは、ＣＢｒＦ３＋０２ガスに
より多結晶シリコン１６の一部を異方性エツチングする
。次に工程ｅで残りの多結晶シリコン１３を、ＳＦ、ガ
スにて等方性エツチングをして側壁１７と基板１２との
なす角αを３０°以下の角度を有する多結晶シリコンゲ
ートとして整形する。レジスト１４を除去後工程ｆでは
、ソース、ドレーン拡散層をもうけるためのイオン１６
を基板１２に注入を行う。そして工程ｇでの熱拡散によ
り、ゲート付近が低濃度となりそれ以外では高濃度とな
る拡散層１５を形成する。
本発明では多結晶シリコン整形のＣＢ ｒ ＦＡ＋０２
ガス、ＳＦ、ガスによる２ステツプエツチングを行うが
、Ｓ Ｆ ａガスは本来等方性エツチングの性質があり
、ＣＢ ｒ Ｆｓ＋ ０２ ガスは異方性エツチングの
性質がある。よってＳＦａガス単独で多結晶シリコンを
エツチングする方が、ＣＢ ｒ Ｆ、＋ ０２ ガスで
多結晶シリコンの何割かを異方性エツチングし、残りの
多結晶シリコンをＳＦａガスにて等方性エツチングを行
うよりもサイドエッチ量が多いと予想されるが、実際は
逆の結果となる。この結果を第２図に示す。第２図は、
２ステツプエツチングの多結晶シリコンのサイドエッチ
量を示した図である。
ガス、ＳＦ、ガスによる２ステツプエツチングを行うが
、Ｓ Ｆ ａガスは本来等方性エツチングの性質があり
、ＣＢ ｒ Ｆｓ＋ ０２ ガスは異方性エツチングの
性質がある。よってＳＦａガス単独で多結晶シリコンを
エツチングする方が、ＣＢ ｒ Ｆ、＋ ０２ ガスで
多結晶シリコンの何割かを異方性エツチングし、残りの
多結晶シリコンをＳＦａガスにて等方性エツチングを行
うよりもサイドエッチ量が多いと予想されるが、実際は
逆の結果となる。この結果を第２図に示す。第２図は、
２ステツプエツチングの多結晶シリコンのサイドエッチ
量を示した図である。
横軸の上の値は多結晶シリコンのうちＣＢｒＦ、＋０２
ガスにてエツチングした割合である。（横軸の下の値は
、ＣＢ ｒ Ｆ３＋ ０２ガスに続いて、ＳＦ６ガスで
多結晶シリコンをエツチングした割合である。）例えば
、横軸２０（上の値）８０（下の値）は、多結晶シリコ
ン膜全体の２０％をＣＢｒＦ３＋０２ガスにてエツチン
グし、続いて８０％をＳＦ、ガスにてエツチングした場
合を示し、その時の縦軸の値がサイドエッチ量である。
ガスにてエツチングした割合である。（横軸の下の値は
、ＣＢ ｒ Ｆ３＋ ０２ガスに続いて、ＳＦ６ガスで
多結晶シリコンをエツチングした割合である。）例えば
、横軸２０（上の値）８０（下の値）は、多結晶シリコ
ン膜全体の２０％をＣＢｒＦ３＋０２ガスにてエツチン
グし、続いて８０％をＳＦ、ガスにてエツチングした場
合を示し、その時の縦軸の値がサイドエッチ量である。
また横軸の上の値のゼロは、ＳＦ６ガスのみで多結晶シ
リコンをエツチングした場合で、上の値の１００はＣＢ
ｒＦ、＋ｏ□のみでエツチングした場合である。
リコンをエツチングした場合で、上の値の１００はＣＢ
ｒＦ、＋ｏ□のみでエツチングした場合である。
第２図かられかることは１ステツプ段階でＣＢ ｒ Ｆ
、＋ ０□ガスで多結晶シリコンをエツチングする割合
が小さくなるにつれ、（２ステツプ段階でＳＦ６ガスで
エツチングする割合が太き（なる。）サイドエッチ量が
大きくなり、ＳＦ６ガス単独で多結晶シリコンをエツチ
ングしてしまうと、サイドエッチ量が大きく減ってしま
うということである。
、＋ ０□ガスで多結晶シリコンをエツチングする割合
が小さくなるにつれ、（２ステツプ段階でＳＦ６ガスで
エツチングする割合が太き（なる。）サイドエッチ量が
大きくなり、ＳＦ６ガス単独で多結晶シリコンをエツチ
ングしてしまうと、サイドエッチ量が大きく減ってしま
うということである。
このことはこの発明に寄与するＣＢｒＦ、＋Ｏ，ガス、
ＳＦａガスの２ステツプの多結晶シリコンエツチングの
特徴を示すものである。よって例えば ゛ＣＢｒＦａ＋
０２ＣＢｒＦ３＋０２ガスを６割エツチングし、残りの
４割をＳＦ６ガスでエツチングすれば側壁のエツチング
量が３μ程度となり角度３０℃以下の再現性のよいＬＤ
Ｄが形成される。
ＳＦａガスの２ステツプの多結晶シリコンエツチングの
特徴を示すものである。よって例えば ゛ＣＢｒＦａ＋
０２ＣＢｒＦ３＋０２ガスを６割エツチングし、残りの
４割をＳＦ６ガスでエツチングすれば側壁のエツチング
量が３μ程度となり角度３０℃以下の再現性のよいＬＤ
Ｄが形成される。
以上の説明で明らかなように、本発明によるＬＤＤ製造
方法が従来より簡単であり、濃い拡散領域と薄い拡散領
域の両波散層ともに自己整合で形成でき工程が大巾に短
縮されるなどの効果がある。
方法が従来より簡単であり、濃い拡散領域と薄い拡散領
域の両波散層ともに自己整合で形成でき工程が大巾に短
縮されるなどの効果がある。
第１図は本発明によるＬＤＤ型ＭＯＳトランジスタの製
造方法の工程図、第２図はガスを変えた多結晶シリコン
の２ステツプエツチのサイドエッチ量を示したグラフ、
第３図は従来の一般的なＬＤＤ型ＭＯＳトランジスタの
構造を示した断面図である。 ′ １１．３１・・・・・・ゲート酸化膜、１６・・・・・
・多結晶シリコン、１５・・・・・・拡散層、１６・・
・・・・イオン、１７・・・・・・側壁、３２・・・・
・・濃い拡散層、６６・・・・・・薄い拡散層、６４・
・・・・・多結晶シリコンゲート、３５・・・・・・サ
イドウオール。
造方法の工程図、第２図はガスを変えた多結晶シリコン
の２ステツプエツチのサイドエッチ量を示したグラフ、
第３図は従来の一般的なＬＤＤ型ＭＯＳトランジスタの
構造を示した断面図である。 ′ １１．３１・・・・・・ゲート酸化膜、１６・・・・・
・多結晶シリコン、１５・・・・・・拡散層、１６・・
・・・・イオン、１７・・・・・・側壁、３２・・・・
・・濃い拡散層、６６・・・・・・薄い拡散層、６４・
・・・・・多結晶シリコンゲート、３５・・・・・・サ
イドウオール。
Claims (2)
- （１）ＬＤＤ型ＭＯＳトランジスタに於て、該ＭＯＳト
ランジスタのゲートを多結晶シリコンで形成し、該多結
晶シリコンで形成した前記ゲートの側壁と基板とのなす
角度が３０°以下であることを特徴とするＬＤＤ型ＭＯ
Ｓトランジスタ。 - （２）多結晶シリコンで形成したゲートの側壁と基板と
のなす角度が３０°以下に形成するＬＤＤ型ＭＯＳトラ
ンジスタの製造方法に於て、前記多結晶シリコンのゲー
トをマスクによりエッチングして形成する際２段階のエ
ッチング工程を行い、第１のエッチングはＣＢｒＦ＿３
とＯ＿２の混合ガスを用い、第２のエッチングはＳＦ＿
６ガスを用いることを特徴とするＬＤＤ型ＭＯＳトラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8949586A JPS62245675A (ja) | 1986-04-18 | 1986-04-18 | Ｌｄｄ型ｍｏｓトランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8949586A JPS62245675A (ja) | 1986-04-18 | 1986-04-18 | Ｌｄｄ型ｍｏｓトランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62245675A true JPS62245675A (ja) | 1987-10-26 |
Family
ID=13972338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8949586A Pending JPS62245675A (ja) | 1986-04-18 | 1986-04-18 | Ｌｄｄ型ｍｏｓトランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62245675A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619464A (ja) * | 1984-06-22 | 1986-01-17 | Sekisui Chem Co Ltd | 帯電防止用塗料 |
| US5550069A (en) * | 1990-06-23 | 1996-08-27 | El Mos Electronik In Mos Technologie Gmbh | Method for producing a PMOS transistor |
| FR2760895A1 (fr) * | 1997-03-13 | 1998-09-18 | United Microelectronics Corp | Procede d'implantation d'ions dans un substrat de facon a minimiser la formation de defauts |
-
1986
- 1986-04-18 JP JP8949586A patent/JPS62245675A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619464A (ja) * | 1984-06-22 | 1986-01-17 | Sekisui Chem Co Ltd | 帯電防止用塗料 |
| US5550069A (en) * | 1990-06-23 | 1996-08-27 | El Mos Electronik In Mos Technologie Gmbh | Method for producing a PMOS transistor |
| FR2760895A1 (fr) * | 1997-03-13 | 1998-09-18 | United Microelectronics Corp | Procede d'implantation d'ions dans un substrat de facon a minimiser la formation de defauts |
| NL1005932C2 (nl) * | 1997-03-13 | 1998-11-02 | United Microelectronics Corp | Werkwijze voor het verhinderen van de vorming van ionenimplantatiegeïnduceerde randdefecten. |
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