JPH02254758A - 薄膜半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 直！二０■里ユ１ 本発明はアクティブマトリックス駆動方式を採用したフ
ラットパネル形デイスプレィ等の薄膜半導体装置とその
製造方法、より詳しくは、アドレスラインと、該アドレ
スラインと直交状に配設されたデータラインと、薄膜半
導体素子と、画素とを備え、前記薄膜半導体素子を構成
するゲート電極と、ドレイン電極及びソース電極との間
に、ゲート絶縁層、半導体層、オーミックコンタクト層
が順次積層されてなる薄膜半導体装置とその製造方法に
関する。

区困二技斐 近年高度情報化が進むにつれて表示素子、特にカラー表
示素子のより一層の高精細化及び高輝度化が望まれてい
る。

映像表示用のデイスプレィ（表示装置）としては現在家
庭用やその他はとんどの分野においてＣＲＴ　（Ｃａｔ
ｈｏｄｅ　Ｒａｙ　Ｔｕｂｅ　：陰極線管）デイスプレ
ィがその主流を占めているが、次第に小形、軽量、低消
費電力であって、しかも高画質化が可能なフラットパネ
ル形デイスプレィへの要望が高まってきている。

このような要望の高まりの中で、スイッチ素子としてア
モルファスシリコンを用いた薄膜トランジスタ（Ｔｈｉ
ｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ　：　Ｔ　Ｆ　Ｔ
　）形フラットパネルデイスプレィは、大面積化が可能
であり、しかも低コストで製作できることから有望視さ
れ多くの研究がなされている。すなわち、アモルファス
シリコンを用いたＴＦＴ形フラフラットパネルデイスプ
レィ徴としては、大面積化が可能であること、比較的低
温プロセス（３００℃前後）で製作できるため安価なガ
ラス基板が使用可能であること、連続的な成膜により膜
界面の清浄性が保たれることなどが挙げられる。

そして、フラットパネル形デイスプレィのうち液晶を用
いた液晶デイスプレィ（Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ
Ｄｉｓｐｌａｙ　：　Ｌ　ＣＤ　）は現在もっとも広く
用いられ将来性の高いデイスプレィである。

このＬＣＤの駆動方式として、単純マトリックス駆動方
式やアクティブマトリックス駆動方式があり、このうち
アクティブマトリックス駆動方式は各画素ごとにスイッ
チ素子を配設して各画素を独立的に駆動制御するもので
ある。したがって、原理的には各画素ごとに１００％に
近いデユーティ比で駆動することができ、画素のコント
ラスト比を大きく取ることが可能である。

これらのことから駆動方式としてアクティブマトリック
ス駆動方式を採用し、スイッチ素子としてアモルファス
シリコンを用いたＴＦＴ形の薄膜半導体装置は、今後の
ニューメディア用半導体装置としてその発展が期待され
ている。

次に従来のこの種薄膜半導体装置におけるＴＰＴの構造
を第９図に示す。

ガラス基板５１の上面にはゲート電極５２がバターニン
グされており、このゲート電極５２の上面にはゲート絶
縁層５３が積層形成されている。

さらにこのゲート絶縁層５３の上面にはアモルファスシ
リコンからなる半導体層５４が積層形成され、この半導
体層５４の上面にはオーミックコンタクト層としてのｎ
０アモルファスシリコン層５５が積層形成されている。

このｎ０アモルファスシリコン層５５の上面にはさらに
ドレイン電極５６が積層形成され、このドレイン電極５
６の水平方向に対向してゲート電極５２上のチャンネル
部５９を挟んだ所定箇所にはソース電極５７が形成され
ている。これらドレイン電極５６とソース電極５７とは
共に、クロム等の高融点金属層５６ａ、５７ａと／１層
５６ｂ、５７ｂとの積層構造とされている。また、ドレ
イン電極５６とソース電極５７との間には保護膜５８が
形成されている。ここで、前記ｎ０アモルファスシリコ
ン層５５は、チャンネル部５９に誘起された電子を迅速
にソース電極５７またはドレイン電極５６に輸送すると
ともに前記チャンネル部５９に蓄積された正孔の流れ（
オフ電流）を阻止し、リーク電流を低減させる働きを有
する。

日　が　　゛　　　よ　　と　　る課 上記半導体層５４を構成するアモルファスシリコンは可
視光に対する良好な光導電体であり、ＬＣＤにおいては
、矢印Ｘ方向からＴＦＴに背面光（バックライト）を照
射して文字又は画像の表示を行なっている。

しかし、この背面光が半導体層５４を照射すると、半導
体層５４のうちゲート電極５２で遮薇されていない部分
の電子が励起されて光キャリアが発生し電流（光電流）
が流れる。そのため、ゲート電圧がＯまたは負の時のド
レイン電流〔オフ電流〕を上昇させることになり、オフ
電流は背面光非照射時に１０”１．ＩＡ〜１０″１１　
Ａであったものが、背面光照射時には１０””Ａ〜１０
１Ａ程度にまで上昇する。ゲート電圧が０または負の時
にオフ電流が上昇すると、ＴＰＴのオンオフ比が低下し
、ＬＣＤの表示特性を劣化させることとなる。

すなわち、アモルファスシリコンを半導体層５４として
使用したＴＦＴＬＣＤにおいては、一定時間の間、液晶
層に電荷をかけることにより、文字または画像の表示を
行なっているが、オフ電流が大きいと、これがリーク電
流として働き、液晶層に蓄積された信号電荷を保持する
ことが不可能となるため、コントラスト比の低下や画像
の安定性の低下が著しくなる。したがって、コントラス
ト比の高い良好な表示特性を得る。ためには、背面光照
射時における光キャリアによるオフ電流の小さい、安定
した特性を有するアモルファスシリコンＴＰＴを作成す
ることが重要な課題となる。

上記したオフ電流の上昇を低減する方策として、ゲート
絶縁層５３の表面に光遮蔽層を設けたり、アモルファス
シリコンからなる半導体層５４の膜厚を薄くすることに
より発生する光電流を減らす手段がある。

しかし、ゲート絶縁層５３の表面に光遮蔽層を設ける場
合にはプロセス数が増大、製品歩留まりの低下につなが
る虞があり、また半導体層５４の膜厚を薄くした場合は
、光電流は低下するがオフ電流は必ずしも所望の電流値
まで下がるとは限らず、いずれも根本的な解決策にはな
らない。

本発明はこのような問題点に鑑みなされたものであって
、生産性を低下させることなく、背面光照射時のオフ電
流の上昇を低減させたＴＦＴを具備する薄膜半導体装置
とその製造方法を提供することを目的としている。

′　るための　！ 上記目的を達成するために本発明は、アドレスラインと
、該アドレスラインと直交状に配設されたデータライン
と、薄膜半導体素子と、画素とを備え、前記薄膜半導体
素子を構成するゲート電極と、ドレイン電極及びソース
電極との間に、ゲート絶縁層、半導体層、オーミックコ
ンタクト層が順次積層されてなる薄膜半導体装置におい
て、前記半導体層が、アモルファスシリコン領域と、結
晶化領域とからなり、かつ前記結晶化領域が、少なくと
もゲート電極と対向していない部分の全域に形成され、
さらに金属を主とする光遮蔽層が、前記ゲート絶縁層と
前記結晶化領域との界面に形成されていることを特徴と
している。

半導体層がアモルファスシリコンのみで構成されたＴＰ
Ｔに背面光を照射し、光キヤリア発生に基づくオフ電流
の特性を測定したところ、光照射時のオフ電流はゲート
電極とドレイン電極との対向部分またはゲート電極とソ
ース電極との対向部分との重なり幅に比例して増大して
ゆくことが判明した。すなわち、光キャリアは主として
ゲート電極とドレイン電極との対向部分、またはゲート
電極とソース電極との対向部分の間に位置するアモルフ
ァスシリコンの半導体層内で発生し、ドレイン電極とソ
ース電極との間の電界によってドリフトしてゆくため、
オフ電流が増大すると考えられる。換言すれば、背面光
が、前記半導体層のうちゲート電極と対向していない部
分に直接照射される結果、この部分において光キャリア
が発生しやす（なると考えられる。

そこで、本発明は、半導体層のうち、少なくともゲート
電極と対向しない部分の全域を結晶化させて結晶化領域
を形成すると共に、ゲート絶縁層と前記結晶化領域との
界面に光遮蔽層を形成し、光照射時に右ける光キャリヤ
発生の低減を図ったものである。

また、本発明に係る薄膜半導体装置の製造方法は、ゲー
ト絶縁層の表面にアモルファスシリコン層を形成する工
程、前記アモルファスシリコン層の表面に金属膜を形成
する工程、少なくともゲート電極と対向している部分の
前記金属膜を除去する工程、前記金属膜と前記アモルフ
ァスシリコン層との間で固相拡散反応を生じさせること
により、結晶化領域及び光遮蔽層を形成する工程、を含
むことを特徴としている。

膜厚１０００人のアモルファスシリコン層の表面に膜厚
４００〜５００人のへ２膜を真空蒸着法により形成した
後、Ｎ２雰囲気中において、温度２５０℃で１０分間ア
ニール処理を施した場合、低温でアニール処理を施した
にも拘らず、第７図に示すレーザーラマンスペクトルか
ら明らかなように、波数が５２０ｃｍ”’の近傍におい
て、スペクトルには鋭いピークが現われることが判明し
た。

一方、半導体層をアモルファスシリコンのみで構成した
場合は、波数が４８０ｃｍ−’の近傍においてピークを
有するアモルファス特有の幅広なスペクトル特性が現わ
れることが確認された。つまり、アニール処理を施した
結果、水素が脱離し、アモルファスシリコン層がほとん
ど多結晶状態に結晶化されていると考えられる。

また、ゲート絶縁層として通常用いられるＳｉＮ膜の表
面にアモルファスシリコン層を形成した後、該アモルフ
ァスシリコン層の表面に／１を堆積させ、この後アモル
ファスシリコン層とＡ！どの間で熱アニールによる固相
拡散反応を１０分間行ない、　ＳＩＭＳ（Ｓｅｃｏｎｄ
ａｒｙ　！ｏｎ　ＭａｓｓＳｐｅｃｔｒｕｍ）を測定し
た。第８図はそのＳ１ＭＳプロファイルを示した特性図
であり、横軸がスパッタリング時間（ｗｉｎ）、縦軸は
強度（カラン）／５ｅａｌ　を示している。尚、アニー
ル温度は２５０℃で行なった。このＳＩＭＳは、試料に
Ｏｚ、Ｎｚ、Ｃｓ等の分子のイオンを試料に照射し、叩
き出された電子を分析したものであり、スパッタリング
時間と膜厚深さとは略比例関係にある。

したがって、このＳ工ＭＳプロファイルから明らかなよ
うに、結晶化された領域〔結晶化領域〕とＳｉＮ膜との
界面近傍（図中、Ｘで示す）においてＡβの強度が最大
となることが判明した。つまり、アモルファスシリコン
層表面のＡ℃がアモルファスシリコン層内に拡散してゆ
き、ＳｉＮ膜表面にＡｌ１が積層され、結晶化領域とＳ
ｉＮ膜との界面にＡ２層が介在されている状態になって
いると考えられる。このＡ１２層は光を遮蔽する作用効
果を有する。

そこで、本発明は、ゲート絶縁層表面に形成されたアモ
ルファスシリコン層と金属との間で固相拡散反応を起こ
させ、アモルファスシリコン層を選択的に結晶化させる
ことにより結晶化領域と光遮薇層とを効率よく製造する
こととしたものである。

以下、本発明に係る薄膜半導体装置とその製造方法につ
いて詳述する。

第２図はアクティブマトリックス駆動方式の薄膜半導体
装置の要部平面図であって、該薄膜半導体装置は、ゲー
ト電極１２とドレイン電極１６とソース電極１７とを有
するＴＦＴＩと、ゲート電極１２に信号を送信するアド
レスライン４と、ドレイン電［ｉ１６に信号を送信する
データライン２と、ソース電極１７に接続される画素３
とを主要部として構成され、これらが１セツトとしてガ
ラス基板１１表面にマトリックス状に配設されている。

また、ＴＦＴＩはこのアドレスライン４とデータライン
２との交差する近傍箇所に設けられ、アドレスライン４
はゲート電極１２を兼用している。

次に、薄膜半導体装置の構成について第１図及び第３図
を参照しながら詳説する。第１図は第２図におけるＡ−
Ａ断面図を示し、第３図は第２図におけるＢ−Ｂ断面図
を示している。

ガラス基板１１の上面にはゲート電極１２を兼用するア
ドレスライン４がバターニングされている。このゲート
電極１２はＣｒ、Ｍｏ、Ｔａ、ＡβまたはＮｉＣｒ膜あ
るいはこれらの積層膜から構成されている。このゲート
電極１２の厚みは、膜の材料や目的とするＴＰＴの構造
あるいは配線抵抗等により決定され、本発明においては
、３００人〜３０００人、より望ましくは５００人〜１
５００人の範囲で決定される。

ゲート電極１２の上面にはゲート絶縁層１３が積層形成
されている。このゲート絶縁層１３としては、比抵抗が
高く、したがって絶縁性に優れ高耐圧でかつ界面特性の
良好な薄膜が用いられる。このような条件を満たすゲー
ト絶縁層１３として本発明ではプラズマＣＶＤ法（グロ
ー放電分解法）により形成されるＳｉＮ膜、ＳｉＯ膜、
５ｉＯＮ膜、あるいは他の形成法、例えばスパッタリン
グ法などにより作製されるＴａ＊Ｏｓ膜、Ａβ、ｏ３膜
、あるいはこれらの積層膜が用いられる。ゲート絶縁層
１３としてＳｉＮ膜を用いる場合は、シリコン系ガス、
例えばＳｉＨ４とＮ　Ｈｓとの混合ガス、またはＳｉＨ
４とＮ２との混合ガス、あるいはＳｉＨ４とＮ　Ｈｓと
Ｎ２との混合ガスをプラズマＣＶＤ法により分解し、ガ
ラス基板１１上にＳｉＮを堆積させることにより形成さ
れる。ＳｉＮ膜を形成する場合には基板温度が膜の特性
に大きな影響を及ぼし、基板温度としては通常２５０℃
以上、より望ましくは３００℃以上とすることが好まし
い、また、本発明におけるゲート絶縁層１３の膜厚は、
所望のＴＰＴ特性が得られるように決定され、通常は５
００人〜５０００人が望ましく、より好ましくは１００
０人〜３０００人の範囲である。

ゲート絶縁層１３の上面には平面視矩形形状の半導体層
１４と平面視正方形形状の画素３がそれぞれ積層形成さ
れている。

該画素３は透明電極で構成されている。該透明電極とし
てはスパッタリング法により形成されるＩＴＯ膜（Ｓｎ
ｏｗとＩｎの混合物）、ネサ膿（Ｓｎｏｗ　）等が用い
られる０画素３の膜厚としては５００〜２０００人が望
ましく、より好ましくは１０００人〜１５００人である
。

また、前記半導体層１４は、アモルファスシリコン領域
３０と、該アモルファスシリコン領域３００両側に形成
された結晶化領域３１とからなる。半導体層１４のうち
、結晶化領域３１は、少なくともゲート電極１２（アド
レスライン４）と対向していない部分の全域に形成され
ている。この結晶化領域３１は光電流によって発生する
オフ電流を低減させるためのものであり、ゲート電極１
２と対向していない全ての部分に形成するのが望ましい
が、アドレスライン４とデータライン２とが交差する箇
所には結晶化領域を形成しないほうがよい、これは、結
晶化することにより、アドレスライン４とデータライン
２とが電気的に接触しやすくなり、ゲート絶縁層１３に
ピンホールが生じると短絡する虞があるからである。し
たがって、結晶化領域３１は、第２図の斜線部Ｃに示す
ような平面視コ字状に形成するのが最も好ましい、また
、この結晶化領域３１は、多結晶シリコン、微結晶シリ
コン等で構成される。

前記半導体層１４の膜厚はＴＦＴｌのオフ電流及び光照
射時の光電流に大きく依存する０本発明では通常２００
人〜４０００人が採用され、より好ましくは５００人〜
３０００人の範囲である。

成膜温度としては良好な膜特性を得るために１００℃〜
４００℃が望ましく、より好ましくは２００℃〜３００
℃の範囲である。

結晶化領域３１とゲート絶縁層１３との界面には主とし
てＡｌ１等の金属からなる光遮蔽層３４が形成されてい
る。該光遮蔽層３４は、後述するようにアモルファスシ
リコンと金属との間で生じる固相拡散反応により結晶化
領域３１の形成と略同時に形成される。

尚、この後、さらに水素アニール処理をすることにより
粒界特性等の結晶性や電界効果移動度等のトランジスタ
特性を改善することができる。この水素アニール処理は
、例えば試料を熱処理炉に入れて行なう、アニール温度
は、アモルファスシリコンの成膜温度を越えない温度、
すなわち１００℃以下で行なうのが良い、また、前記水
素アニール処理の別の方法として、試料をプラズマＣＶ
Ｄ装置にセットし、水素ガスを導入しプラズマを生じさ
せることにより行なうこともできる。

この方法によれば、水素アニール処理の後、引き続いて
前記プラズマ装置内で００アモルファスシリコン層１５
の形成ができるので、製造工程の時間的短縮が図れる。

しかして、半導体層１４の上面にはｎ０アモルファスシ
リコン層１５がオーミックコンタクト層として積層形成
されている。このｎ″アモルファスシリコン層１５はキ
ャリアである電子の走行性を容易にし、かつ正孔の流れ
を阻止する目的で形成されるものであり、主としてシリ
コン系ガス、例えばＳ　Ｉ　ＨａとＰ　１４３との混合
ガスにより形成される。ｎ１アモルファスシリコン層１
５の電気的特性としては暗比抵抗が１Ｏ１ｌΩ・ｃｍ〜
１０Ω・ｃｍであることが望ましく、より好ましくは１
０’Ω・ｃｍ〜１０２Ω・ｃｍの範囲である。また活性
化エネルギーとしては０．４ｅＶ〜０．１ｅＶが望まし
く、より好ましくは０．３ｅＶ〜０．２ｅＶの範囲であ
る。ｎゝアモルファスシリコン層１５の膜厚は膜の剥離
防止等のために適切な厚さに決定する必要があるが、通
常は１００人〜１０００人が望ましく、より好ましくは
１００人〜５００人の範囲である。

さらに、前記ｎ０アモルファスシリコン層１５の上面に
は一端がゲート絶縁層１３に接合されたドレイン電極１
６と、一端が画素３に接続されたソース電極１７とが、
チャンネル部３５を挟んで対向状に形成されている。

ドレイン電極１６及びソース電極１７は、通常Ｃｒ、Ｍ
ｏ、Ｔｉ等の高融点金属層１８ａ、１７ａ、１７ｃとＡ
、９層１６ｂ、１７ｂとの積層構造とすることによって
特性の安定化が図られている。高融点金属層１６ａ、１
７ａ、１７ｃの膜厚としては膜の剥離等を考慮して１０
０人〜１０００人とするのが望ましく、より好ましくは
１００人〜５００人の範囲である。またＡ１２層１６ｂ
、１７ｂの厚みとしては２０００人〜２μｍ程度とする
のが望ましく、より好ましくは５０００人〜１，５μｍ
の範囲である。

前記チャンネル部３５には保護膜１８が形成されている
。この保護膜１８は、該チャンネル部３５の湿気や汚染
によるＴＰＴの劣化を防止する目的で形成され、通常ゲ
ート絶縁層１３と同様、プラズマＣＶＤ法により形成さ
れたＳｉＮ膜等が用いられる。また、その膜厚は５００
人〜５０００人の範囲であることが望ましく、より好ま
しくは１０００人〜３０００人の範囲である。

尚、この後、さらに熱処理炉内で水素アニール処理を施
すことにより、眉間の密着性を向上させ、電界効果移動
度などのトランジスタ特性等を改善することができる。

次に、本発明の薄膜半導体装置の製造方法を第４図に基
づき説明する。

■ガラス基板ｌｌ上にＣｒからなるゲート電極１２兼用
のアドレスライン４をバターニングする（同図（ａ））
。

■プラズマＣＶＤ法により、ＳｉＮ等からなるゲート絶
縁層１３、アモルファスシリコン層３２、ＳｉＮ等から
なる保護膜１８を順次所定膜厚に積層形成した後、該保
護膜１８の表面にフィトレジスト２１ａを塗布する（同
図（ｂ））。

■第２図における斜線部Ｃに相当する部分の保護膜１８
を周知のフォトエツチング加工技術を利用して除去する
（同図（ｃ））。

■フォトレジスト２１ａを残した状態で、Ａｌ１、Ａｇ
、Ｓｎ、Ｉｎ等の金属を抵抗加熱法により試料全面に蒸
着させ、金属膜２０を形成する。金属膜２０の膜厚とし
ては、後述する固相拡散反応処理を考慮し、ｌ　ＯＯＡ
、〜１０００人が望ましく、より好ましくは１００人〜
５００人の範囲である〔同図（ｄ））。

■前記保護膜１８を除去した部分（前記０部）以外の部
分の金属膜２０を、リフトオフ法によりフすトレジスト
２１ａと共に除去する（同図（ｅ））。

０次に、アモルファスシリコン層３２と金属膜２０との
間で固相拡散反応を起こさせ、結晶化領域３１と光遮蔽
層３４を形成する。

該固相拡散反応を行なう手段としては、電子ビームアニ
ール法やレーザービームアニール法で行なうことも可能
であるが、大面積の基板において容易かつ迅速に結晶化
領域を形成するためには熱アニール法で行なうのが好ま
しい、すなわち、この熱アニール法により熱処理を施し
てアモルファスシリコン層３２と金属膜２０との接触面
間で固相拡散反応を起こさせ、金属膜２０を形成してい
る金属をアモルファスシリコン層３２内に拡散させて結
晶化させ結晶化領域３１を形成する。さらに、前記金属
膜２０を構成する金属は、この固相拡散反応により、ゲ
ート絶縁層１３側に拡散してゆき、ゲート絶縁層１３と
結晶化領域３１との界面に、主として前記金属からなる
光遮蔽層３４を形成する。

アニール温度はプラズマＣＶＤ装置においてアモルファ
スシリコン層３２を形成する際の基板温度を超人ること
はできないが、該基板温度が３００℃の場合、１５０℃
〜３００℃が望ましく、より好ましくは２００℃〜２８
０℃の範囲である。また、アニール時間は５〜３０分間
が望ましく、より好ましくは１０〜２０分間の範囲であ
る。

尚、このアニール処理の後、表面に残った金属膜２０を
薬品で洗浄除去する（同図（ｆ））。

■次に、試料表面にフォトレジスト２１ｂを塗布する（
同図（ｇ））。

■前記フォトエツチング加工技術を利用してドレイン電
極とソース電極との間に形成されるチャンネル部３５以
外の保護膜１８を除去する（同図（ｈ））。

■フォトレジスト２１ｂを残した状態で、試料表面にｎ
０アモルファスシリコン層１５、Ｃｒ等の高融点金属層
１６ａ　（１７ａ）を形成する（同図（ｉ））。

［相］リフトオフ法によりフォトレジスト２１ｂと共に
、前記保１ｉ１１１８上のｎ＋アモルファスシリコン層
１５、高融点金属層１ｅａ（１７ａ）を除去する（同図
（ｊ））。

■この後、再び周知のフォトエツチング加工技術を利用
して所定形状の半導体層１４、ｎ０アモルファスシリコ
ン層１５、高融点金属層１６ａ。

１７ａを形成する。（同図（ｋ））。

０次に、スパッタリング法により、５ｎｏ２、又はＳｎ
ｏｗとＩｎとの混合物をゲート絶縁層１３の表面に蒸着
させて画素３を形成した後、適宜フォトエツチング加工
を施し、画素３の一方の端部に高融点金属層１７ｃを形
成する（同図（ｆ２）　）　。

■最後に試料表面にＡＩ２を蒸着させ、再び前記フォト
エツチング加工を施して、ドレイン電極１６、ソース電
極１７及びデータラインを形成する（同図（ｍ））。

以上の方法により、薄膜半導体装置を製造することがで
きる。また、前述したように■の工程と■の工程との間
に水素アニール処理を施してもよい、さらに、■の工程
が終了した後、水素アニル処理を施してトランジスタ特
性等を改善することもできる。

止 本発明に係る薄膜半導体装置によれば、半導体層が、ア
モルファスシリコン領域と結晶化領域とからなり、かつ
前記結晶化領域が、少なくとも前記ゲート電極と対向し
ない部分の全域に形成され、さらにゲート絶縁層と結晶
化領域との界面には光遮蔽層が形成されているので、ゲ
ート電極と対向していない部分が結晶化されると共に光
の遮蔽がなされるたこととなる。したがって、ゲート電
極と対向していない部分は、光の遮蔽及び可視光に対し
て感度が低くなっていることとが相まって光キャリアの
発生が抑制される。

さらに、上記薄膜半導体装置の製造方法は、その製造過
程において、ゲート絶縁層の表面にアモルファスシリコ
ン層を形成し、少なくともゲート電極と対向していない
部分のアモルファスシリコン層に金属膜を形成させた後
、アモルファスシリコン層と金属膜との間で固相拡散反
応を起こさせ、金属をアモルファスシリコン層内に拡散
させて結晶化領域及び光遮蔽層を形成したので、これら
結晶化領域及び光遮蔽層を確実に効率よく形成すること
ができる。

東上ヨ 以下、本発明にかかる実施例を説明する。

尚、構成部品の符合は、「課題を解決するための手段」
に用いた符合と同一符合を付することとする（第１図〜
第４図参照）。

充分に洗浄した５インチ角のガラス基板１１に膜厚１Ｏ
００人のＣｒを蒸着させ、この後フすトエッチングによ
りゲート電極１２を兼ねたアドレスライン４のパターン
を形成した。ＴＰＴとしてのチャンネル長さしは８ＬＬ
ｍ、チャンネル幅Ｗは２００μｍに形成した。

その後ガラス基板１１をプラズマＣＶＤ装置内にセット
し、真空容器内を排気するとともにガラス基板１１を加
熱し、加熱温度を３００℃に設定した。真空容器内の真
空度が１０−’Ｔｏｒｒ以下となったところで排気系を
拡散ポンプ（ＤＰ）からメカニカルブースターポンプ（
ＭＢＰ）に切り替えるとともにマスフローコントローラ
ー（ＭＦＣ）を介して１００％ＳｉＨ４を８ＳＣＣＭ、
　ＮＨ，を４０５ＣＣＪ１．　Ｎ　２を８０　ＳＣＣＭ
それぞれ流し、反応圧力が０．５　Ｔｏｒｒとなるよう
に調節した。圧力が一定となったところで１３．５６　
ＭＨ，の高周波（ＲＦ）電力を圧力５０Ｗに設定して２
０分間印加し、ＳｉＮのゲート絶縁層１３を形成した。

形成されたゲート絶縁層１３は屈折率が１．８２、光学
的バンドギャップＥｇが５．１ｅＶ、比誘電率が６．１
であった。また膜厚は３０００人であった。

次に、前記プラズマＣＶＤ装置内でＳｉＮのゲーｊ・絶
縁層１３上に膜厚１０００人のアモルファスシリコン層
３２を形成した。形成条件は１００％ＳｉＨ４をＩＯＳ
ＣＣＭ流し、反応圧力を０．２Ｔｏｒｒ、高周波（ＲＦ
）電力の出力を１００Ｗにそれぞれ設定して行なった。

また、成膜時間は８分聞であった。形成されたアモルフ
ァスシリコン層３２は電気的特性として、暗比抵抗ρｄ
＝２Ｘ１０”Ω・ｃｍ、活性化エネルギーＥａ＝０．７
ｅＶ、光学的特性として光学的バンドギャップＥ　ｇ　
＝　１．７５ｅ　Ｖであった。

次に、前記プラズマＣＶＤ装置内において、アモルファ
スシリコン層３２上にＳｉＮからなる膜厚１５００人の
保護膜１８を堆積させた。成膜条件はＳｉＮのゲート絶
縁層１３と同じで、成膜時間は１０分間であった。

該保護膜１８を形成した後試料を取りだし、第２図にお
ける斜線部Ｃに相当する部分の保護膜１８を周知のフォ
トエツチング加工技術を利用して除去する。

その後、フォトレジスト２１ａを残したまま試料を真空
蒸着装置内にセットし、ｌ　Ｘ　１０−’Ｔｏｒｒ以下
の真空度となったところでＡｌ１を抵抗加熱法により蒸
着させた。膜厚は４００人であった。

次に、リフトオフ法により試料表面に付着したＡｌ１を
一部残してフォトレジスト２１ａと共に除去する。

この後、試料を熱処理炉にセットし、Ｎ２をＩＩ２／ｍ
ｉｎの流量で流し、２５０℃で１５分間アニール処理し
た６表面に残った八２を熱リン酸で除去し洗浄した。尚
、この段階で結晶化領域３１及び光遮蔽層３４の形成が
完了する。ここで、固相拡散反応終了後、ＦＴ−ＩＲで
別途結晶化領域３１の水素含有量を測定したところ、水
素含有量は、１％であった。

次に、試料表面にフォトレジスト２１ｂを塗布した後、
ドレイン電極とソース電極との間に形成されるチャンネ
ル部３５以外の保護膜１８を除去する。

その後、再びプラズマＣＶＤ装置内に試料をセットし、
ｎ″″アモルファスシリコン層１５層形５した。形成条
件は、基板温度を１２０℃とし、１００％３ｉＨ４をＩ
Ｏ３ｃｃＭ％Ｌ％Ｈ２ベースとしたＰＨ，をＩＯＳＣＣ
Ｍそれぞれ流し、反応圧力を０．２Ｔｏｒｒ　、高周波
（ＲＦ）電力の出力を１００Ｗに設定して印加し、４分
間成膜を行なった。形成されたｎ″″アモルファスシリ
コン層１５層形５は５００人であった。このｎ０アモル
ファスシリコン、１１５の特性は別途行なった実験から
暗比抵抗ρｄ＝５００Ω・ｃｍ、活性化エネルギーＥａ
＝０．２ｅＶ、光学的バンドギャップＥｇ＝１．７ｅＶ
であった。

次に、試料を真空蒸着装置内にセットし、Ｃｒをタング
ステンボート加熱して試料表面に膜厚５００人のＣｒ層
（高融点金属層１６ａ　（１７ａ））を形成した。

次に、リフトオフ法によりチャンネル部３５のＣｒ層及
びｎゝアモルファスシリコン層１５をフォトレジスト２
１ｂと共に除去した。

この後、フォトエツチングして所定形状の半導体層１４
、ｎゝアモルファスシリコン層１５、Ｃｒ層（高融点金
属層１６ａ、１７ａ）を形成した。

次に、再び基板ガラス基鈑１１を真空蒸着装置内にセッ
トし、スパッタリング法により、ＯＳ　ｎ　Ｏ＊とＩｎ
との混合物をゲート絶縁層１３の表面に蒸着させ、画素
３（透明電極）を形成した。形成された画素３の膜厚は
１０００人であり、その寸法は３００ｕｍＸ３００ｕｍ
であった。

この後、前述と同様、タングステンボート加熱及びフォ
トエツチング加工により、画素３端部に膜厚５００人の
Ｃｒ層（高融点金属層１７ｃ）を形成した。

そしてその後、電子ビーム蒸着法により試料表面全域に
膜厚１．０μｍのＡ２層を形成した。

その後、再び上記フォトエツチング加工を施し、さらに
八βをリン酸系水溶液によって除去して、ドレイン電極
１６、ソース電極１７及びデータライン２を形成した。

以上の様にして作成された薄膜半導体装置の電気的特性
を以下に示す。

初期特性（背面光非照射時） 電界効果移動度（μ）：０．５ｃｍ富／■・Ｓｅｃ閾値
電圧（ＶＴ）　　　　：１．ＯＶ ドレイン電圧（Ｖ、）：ＩＯＶ オン電流 ゲート電圧（ｖｌ）が２５Ｖのとき ｌＸｌ０”’Ａ ゲート電圧（Ｖｇ　）が１５Ｖのとき オフ電流 ゲート電圧（■１） ゲート電圧（■、） オン電流／オフ電流： 背面光照射時 背面光の照度（ｌｕｘ）ニ ドレイン電圧（Ｖａ）： オン電流 ゲート電圧（ｖｌ） ゲート電圧（■、） ＩＸＩＯ−’Ａ がＯＶのとき ｌＸｌ０””Ａ が−１０Ｖのとき ７Ｘ１０”１ｍ　Ａ 約１０’ ２０００　Ｌｕｘ ０Ｖ が２５Ｖのとき ｌＸｌ０−’Ａ が１５Ｖのとき ｌＸｌ０−’Ａ オフ電流 ゲート電圧（■、）がＯｖのとき ５ＸＩＯ−”Ａ ゲート電圧（■、）が−１０Ｖのとき ５Ｘ１０−”Ａ オン電流／オフ電流：　約１０’ また、Ｖ、−１，特性を第５図に示す。

このように背面光照射時においても良好なオンオフ特性
を示すと共に、オフ電流は１０−”Ａ以下に低減される
ことが判る。

比較」 半導体層１４に結晶化領域３１を設けず、半導体Ｆｌ１
４をすべてアモルファスシリコンで構成した以外はすべ
て実施例と同一の条件でＴＰＴを形成した。

この比較例の電気的特性を以下に示す。

初期特性（背面光非照射時） 電界効果移動度（ＬＬ）　　：０．５　ｃ　ｍ”　／Ｖ
　−ｓｅｃ閾値電圧（ＶＴ）　　　　：１．ＯＶ ドレイン電圧（Ｖａ　）　　：　ｌ　ＯＶドレイン電流
（Ｉａ）： オン電流 ゲート電圧（■、）が２５Ｖのとき ｌ　ｘ　１Ｏ−４Ａ オフ電流 ゲート電圧（■、） ゲート電圧（■、） オン電流／オフ電流： 背面光照射時 背面光の照度（ｌｕｘ　）　　ニ ドレイン電圧（ｖ４） ドレイン電流（Ｉａ）： オン電流 ゲート電圧（Ｖｇ） ：１０Ｖ ゲート電圧（■、） ＩＸＩＯ−’Ａ が０■のとき ５Ｘ１０−”Ａ が−１０Ｖのとき ５Ｘ１０−”Ａ 約１０’ ２０００１１１Ｘ が２５Ｖのとき Ｉ　Ｘ　１０−’Ａ が１５Ｖのとき １×１Ｏ−８Ａ オフ電流 ゲート電圧（Ｖｇ）がＯＶのとき ５Ｘ１０−’Ａ ゲート電圧（Ｖ、）が１５Ｖのとき ゲート電圧（Ｖ、〕 が−１０Ｖのとき ５Ｘ１ｆＩ”Ａ オン電流／オフ電流：　約１０４ また、Ｖｇ　　Ｉａ特性を第６図に示す。

以上のように背面光照射時におけるドレイン電流のオフ
電流が１０−’Ａ程度まで上昇し、オンオフ特性の低下
が顕著となっているのが認められる。

１豆り血玉 以上詳述したように本発明に係る薄膜半導体装置は、背
面光が照射されると光電流が発生する半導体層が、アモ
ルファスシリコン領域と結晶化領域とからなり、かつ前
記結晶化領域が、少な（とも前記ゲート電極と対向しな
い部分の全域に形成され、さらに金属を主とする光遮蔽
層が、前記ゲート絶縁層と前記結晶化領域との界面に形
成されているので、ゲート電極と対向していない部分が
結晶化されると共に光の遮薇がなされ、この部分におけ
るキャリアの発生を抑制することができる。したがって
、オフ電流の小さい良好な特性を有するＴＰＴを具備し
た薄膜半導体装置を得ることができる。

また、上記薄膜半導体装置は、ゲート絶縁層の表面にア
モルファスシリコン層を形成し、少なくともゲート電極
と対向しない部分に位置するアモルファスシリコン層の
表面に金属膜を形成させた後、固相拡散反応により結晶
化領域及び光遮蔽層を形成することにより製造されたの
で、アモルファスシリコン層の結晶化と光遮蔽層の形成
を略同時に行なうことができ、これら結晶化領域及び光
遮蔽層を効率よく形成することができる。このように本
発明の薄膜半導体装置の製造方法は生産性に優れ、量産
性に好適したものとなる。

【図面の簡単な説明】

第１図は本発明に係る薄膜半導体装置に備えられるＴＰ
Ｔの一実施例を示す断面図（第２図におけるＡ−Ａ断面
図）、第２図は本発明に係る薄膜半導体装置の一部省略
平面図、第３図は第２図におけるＢ−Ｂ断面図、第４図
（ａ）〜（ｍ）は薄膜半導体装置の製造方法の一実施例
を示す断面図、第５図は本発明におけるＶ、−１，特性
図、第６図は比較例におけるＶ、−１，特性図、第７図
は本発明の薄膜半導体装置のレーザーラマンスペクトル
を比較例と共に示した特性図、第８図は固相拡散反応終
了後における試料のＳＩＭＳプロファイルを示す特性図
、第９図は従来例の一部を示す断面図である。 ■・・・ＴＰＴ　（薄膜半導体素子）、２・・・データ
アイン、３・・・画素、４・・・アドレスライン、１２
・・・ゲート電極、１３・・・ゲート絶縁層、１４・・
・半導体フ、１５・・・ｎ０アモルファスシリコン層（
オーミックコンタクト層）、１６・・・ドレイン電極、
１７・・・ソース電極、２０・・・金属膜、３０・・・
アモルファスシリコン領域、３１・・・結晶化領域、３
２・・・アモルファスシリコン層、３４・・・光遮蔽層
。 第１図 第３図 特許出願人　：　住友金属工業株式会社代理人　　　：
　弁理士　　　井内龍二第２図 第４図 （」） （ｋ） （β） 第５図 第６図 Ｖｇ（ｖ） ２゜ Ｖｇ（ｖ） 加 第７図 液収（ｃｍ”　） 第８図 第９図 １１°１１１Ｘ

Claims (2)

【特許請求の範囲】
1. （１）アドレスラインと、該アドレスラインと直交状に
   配設されたデータラインと、薄膜半導体素子と、画素と
   を備え、前記薄膜半導体素子を構成するゲート電極と、
   ドレイン電極及びソース電極との間に、ゲート絶縁層、
   半導体層、オーミックコンタクト層が順次積層されてな
   る薄膜半導体装置において、 前記半導体層が、アモルファスシリコン領域と、結晶化
   領域とからなり、 かつ、前記結晶化領域が、少なくともゲート電極と対向
   していない部分の全域に形成され、さらに、金属を主と
   する光遮蔽層が、前記ゲート絶縁層と前記結晶化領域と
   の界面に形成されていることを特徴とする薄膜半導体装
   置。
2. （２）ゲート絶縁層の表面にアモルファスシリコン層を
   形成する工程、 前記アモルファスシリコン層の表面に金属膜を形成する
   工程、 少なくともゲート電極と対向している部分の前記金属膜
   を除去する工程、 前記金属膜と前記アモルファスシリコン層との間で固相
   拡散反応を生じさせることにより、結晶化領域及び光遮
   蔽層を形成する工程、 を含むことを特徴とする薄膜半導体装置の製造方法。