JPH0225565B2 - - Google Patents
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- JPH0225565B2 JPH0225565B2 JP1811883A JP1811883A JPH0225565B2 JP H0225565 B2 JPH0225565 B2 JP H0225565B2 JP 1811883 A JP1811883 A JP 1811883A JP 1811883 A JP1811883 A JP 1811883A JP H0225565 B2 JPH0225565 B2 JP H0225565B2
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- capacitor
- phase
- input
- circuit
- integrating circuit
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- 230000010354 integration Effects 0.000 claims description 13
- 230000035945 sensitivity Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 5
- 101100445834 Drosophila melanogaster E(z) gene Proteins 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明はスイツチトキヤパシタフイルタに関
し、通過周波数帯域における厳しい仕様条件もし
くは素子精度が十分得られない環境条件を有する
としても、半導体基板上にモノリシツクに大なる
歩留りにて構成することのできる新規なスイツチ
トキヤパシタフイルタを提案せんとするものであ
る。
し、通過周波数帯域における厳しい仕様条件もし
くは素子精度が十分得られない環境条件を有する
としても、半導体基板上にモノリシツクに大なる
歩留りにて構成することのできる新規なスイツチ
トキヤパシタフイルタを提案せんとするものであ
る。
（背景技術）
従来提案されている差動入力スイツチトキヤパ
シタ積分回路の一例を第１図に示す。この回路は
キヤパシタC1と、反転入力端ｍ、正転入力端ｐ
及び出力端Ｏを有し且つ大なる利得を有する演算
増幅器Ａの反転入力端ｍ及び出力端Ｏ間に積分用
のキヤパシタC2が接続され、演算増幅器Ａの正
転入力端ｐが接地され、出力端Ｏより信号出力端
子が導出される構成の積分回路で、スイツチS1，
S2の可動接点w1，w2を固定接点x1，x2に、次に
他の固定接点y1，y2に順次切り換えていくことに
より、スイツチの可動接点w1，w2が固定接点x1，
y1側の時、、キヤパシタC1に信号入力端子T1に与
えられる入力信号に基づきその大いさに応じた電
荷をもつて充電され、スイツチS1，S2の可動接点
w1，w2が固定接点x2，y2側に切り換えられた時
キヤパシタC1が信号入力端子T2に与えられる別
の入力信号に基づきその大いさに応じた電荷を蓄
える。従つて、その時キヤパシタC1によりその
二つの入力信号の差の電圧に応じた電荷が積分回
路のキヤパシタC2に転送され、その積分出力が
信号出力端子T3に導出される。
シタ積分回路の一例を第１図に示す。この回路は
キヤパシタC1と、反転入力端ｍ、正転入力端ｐ
及び出力端Ｏを有し且つ大なる利得を有する演算
増幅器Ａの反転入力端ｍ及び出力端Ｏ間に積分用
のキヤパシタC2が接続され、演算増幅器Ａの正
転入力端ｐが接地され、出力端Ｏより信号出力端
子が導出される構成の積分回路で、スイツチS1，
S2の可動接点w1，w2を固定接点x1，x2に、次に
他の固定接点y1，y2に順次切り換えていくことに
より、スイツチの可動接点w1，w2が固定接点x1，
y1側の時、、キヤパシタC1に信号入力端子T1に与
えられる入力信号に基づきその大いさに応じた電
荷をもつて充電され、スイツチS1，S2の可動接点
w1，w2が固定接点x2，y2側に切り換えられた時
キヤパシタC1が信号入力端子T2に与えられる別
の入力信号に基づきその大いさに応じた電荷を蓄
える。従つて、その時キヤパシタC1によりその
二つの入力信号の差の電圧に応じた電荷が積分回
路のキヤパシタC2に転送され、その積分出力が
信号出力端子T3に導出される。
この積分器の二つの入力端子の信号電圧V1
（ｚ），V2（ｚ）と出力端子の電圧V0（ｚ）間の伝
送をｚ変数領域にて表わすと、 V0（ｚ）＝z-1/2／１−z-1C1／C2（V1（ｚ）−V2（ｚ）
）(1) なる関係をもつ。すなわち、入力端子T1より信
号出力端子T3への伝送が逆相積分器であり、入
力端子T2より信号出力端子T3への伝送が正相積
分器となり、これらが一つのキヤパシタC1及び
スイツチを介して行われている。
（ｚ），V2（ｚ）と出力端子の電圧V0（ｚ）間の伝
送をｚ変数領域にて表わすと、 V0（ｚ）＝z-1/2／１−z-1C1／C2（V1（ｚ）−V2（ｚ）
）(1) なる関係をもつ。すなわち、入力端子T1より信
号出力端子T3への伝送が逆相積分器であり、入
力端子T2より信号出力端子T3への伝送が正相積
分器となり、これらが一つのキヤパシタC1及び
スイツチを介して行われている。
第２図に、この様な差動入力積分器を用いて構
成されるリープフロツグ形スイツチトキヤパシタ
フイルタを示す（Jacobs、G.M.etal.
“DesignTechniques for MOS Switched
Capcitor Ladder Filters”IEEE.Trans.、CAS
−25 P1014（DEC1978））。このリープフロツグ形
構成回路は第３図に示すがごとき抵抗両終端形
LCフイルタの動作を模擬する回路である。すな
わち、第４図に示すLCフイルタの各部の電圧、
電流のシグナルフローグラフにおいて、各積分器
の出力は各々第３図の節点n1の電圧V1、インダ
クタＬに流れる電流I2、節点n2の電圧V3を表わし
ている。第４図のシグナルフローグラフのＡ点は
第３図のLCフイルタにおけるキヤパシタ電流を
表わし、 SC1V1＝Ｅ／Ｒ−V1／Ｒ＋I1 (2) なる関係が成り立つている。
成されるリープフロツグ形スイツチトキヤパシタ
フイルタを示す（Jacobs、G.M.etal.
“DesignTechniques for MOS Switched
Capcitor Ladder Filters”IEEE.Trans.、CAS
−25 P1014（DEC1978））。このリープフロツグ形
構成回路は第３図に示すがごとき抵抗両終端形
LCフイルタの動作を模擬する回路である。すな
わち、第４図に示すLCフイルタの各部の電圧、
電流のシグナルフローグラフにおいて、各積分器
の出力は各々第３図の節点n1の電圧V1、インダ
クタＬに流れる電流I2、節点n2の電圧V3を表わし
ている。第４図のシグナルフローグラフのＡ点は
第３図のLCフイルタにおけるキヤパシタ電流を
表わし、 SC1V1＝Ｅ／Ｒ−V1／Ｒ＋I1 (2) なる関係が成り立つている。
第４図において両終端抵抗が同じ抵抗値１をも
つ場合を例とすると、各リアクタンス素子は積分
器で表わされており、第１の積分器M1には入力
信号電圧Ｅが正相にて、第２の積分器M2の出力
が逆相にて入力するものと考えられる。同様に第
２の積分器M2には第１及び第３の積分器の出力
が各々正相、逆相にて入力され、第３の積分器
M3には第２及び第３の積分器の出力が各々正相、
逆相にて入力されている態様のシグナルフローグ
ラフになつている。
つ場合を例とすると、各リアクタンス素子は積分
器で表わされており、第１の積分器M1には入力
信号電圧Ｅが正相にて、第２の積分器M2の出力
が逆相にて入力するものと考えられる。同様に第
２の積分器M2には第１及び第３の積分器の出力
が各々正相、逆相にて入力され、第３の積分器
M3には第２及び第３の積分器の出力が各々正相、
逆相にて入力されている態様のシグナルフローグ
ラフになつている。
第２図に示すごときリープフロツグ形構成回路
は、第４図に示すごとき抵抗両終端形LCフイル
タのシグナルフローグラフにおける正相、逆相入
力の積分器を第１図に示すごとき正相、逆相の差
動入力スイツチトキヤパシタ積分回路にて置き換
えることにより構成されるフイルタ回路である。
は、第４図に示すごとき抵抗両終端形LCフイル
タのシグナルフローグラフにおける正相、逆相入
力の積分器を第１図に示すごとき正相、逆相の差
動入力スイツチトキヤパシタ積分回路にて置き換
えることにより構成されるフイルタ回路である。
第２図において、キヤパシタC3を有する第１
の積分回路M1にはスイツチを伴うキヤパシタC1
及びキヤパシタC2が接続され、一つのキヤパシ
タC1を介して入力信号電圧及び第２の積分回路
M2の出力が各々正相、逆相にて第１の積分回路
M1に入力する機能を実現し、キヤパシタC2は第
１図の差動入力積分器において、正相入力端子
T2を接地したる態様にて、第１の積分回路M1か
ら第１の積分回路M1への逆相積分入力のみの機
能を実現している。同様にしてキヤパシタC4，
C5にて構成される差動入力積分回路M2、キヤパ
シタC6，C7にて構成される差動入力積分回路M3
は第４図のシグナルフローグラフにおける正相及
び逆相の入力を有す積分器M2，M3を模擬するよ
うに構成されている。
の積分回路M1にはスイツチを伴うキヤパシタC1
及びキヤパシタC2が接続され、一つのキヤパシ
タC1を介して入力信号電圧及び第２の積分回路
M2の出力が各々正相、逆相にて第１の積分回路
M1に入力する機能を実現し、キヤパシタC2は第
１図の差動入力積分器において、正相入力端子
T2を接地したる態様にて、第１の積分回路M1か
ら第１の積分回路M1への逆相積分入力のみの機
能を実現している。同様にしてキヤパシタC4，
C5にて構成される差動入力積分回路M2、キヤパ
シタC6，C7にて構成される差動入力積分回路M3
は第４図のシグナルフローグラフにおける正相及
び逆相の入力を有す積分器M2，M3を模擬するよ
うに構成されている。
ところでフイルタの優劣を定める一つの指標と
して、素子ｘ（第２図のキヤパシタC1〜C7）の相
対的な変動（Δx／ｘ）に対する周波数振幅特性
｜Ｔ（ｚ）｜の相対的な変動（Δ｜Ｔ（ｚ）｜／｜Ｔ
（ｚ）｜）の割合の極限値であるところの相対素子
感度S|T(z)|x S|T(z)|x＝ lim Δx→ＯΔ｜Ｔ（ｚ）｜／｜Ｔ（ｚ）｜／Δx／ｘ ＝ｘ／｜Ｔ（ｚ）｜ ∂｜Ｔ（ｚ）｜／∂x が用いられる。かかるリープフロツグ形スイツチ
トキヤパシタフイルタの場合、すべての素子ｘに
対するこの相対素子感度S|T(z)|xの絶対値の総和
が通過域周波数範囲で小になり、高精密のフイル
タが容易に構成できるという特徴を有している。
抵抗両終端形LCフイルタにおいては、フイルタ
が整合状態にあるときリアクタンス素子の振幅特
性に関する感度は零である。この抵抗両終端形
LCフイルタを模擬して得られるリープフロツグ
形構成回路においても、リアクタンス素子に対応
する積分回路の積分定数の振幅特性に対する感度
はフイルタが整合状態となる周波数点で零になる
特徴を有し、これにより通過周波数帯域において
低感度なフイルタとなる。しかしながら、抵抗両
終端形LCフイルタにおいてフイルタが整合状態
にあつても終端抵抗の素子感度は零でなく、第２
図に示すごときリープフロツグ形構成回路におい
ても、入力側の終端抵抗を模擬しているキヤパシ
タC1，C2の振幅特性に対する感度が整合状態で
も零にならない欠点を有している。
して、素子ｘ（第２図のキヤパシタC1〜C7）の相
対的な変動（Δx／ｘ）に対する周波数振幅特性
｜Ｔ（ｚ）｜の相対的な変動（Δ｜Ｔ（ｚ）｜／｜Ｔ
（ｚ）｜）の割合の極限値であるところの相対素子
感度S|T(z)|x S|T(z)|x＝ lim Δx→ＯΔ｜Ｔ（ｚ）｜／｜Ｔ（ｚ）｜／Δx／ｘ ＝ｘ／｜Ｔ（ｚ）｜ ∂｜Ｔ（ｚ）｜／∂x が用いられる。かかるリープフロツグ形スイツチ
トキヤパシタフイルタの場合、すべての素子ｘに
対するこの相対素子感度S|T(z)|xの絶対値の総和
が通過域周波数範囲で小になり、高精密のフイル
タが容易に構成できるという特徴を有している。
抵抗両終端形LCフイルタにおいては、フイルタ
が整合状態にあるときリアクタンス素子の振幅特
性に関する感度は零である。この抵抗両終端形
LCフイルタを模擬して得られるリープフロツグ
形構成回路においても、リアクタンス素子に対応
する積分回路の積分定数の振幅特性に対する感度
はフイルタが整合状態となる周波数点で零になる
特徴を有し、これにより通過周波数帯域において
低感度なフイルタとなる。しかしながら、抵抗両
終端形LCフイルタにおいてフイルタが整合状態
にあつても終端抵抗の素子感度は零でなく、第２
図に示すごときリープフロツグ形構成回路におい
ても、入力側の終端抵抗を模擬しているキヤパシ
タC1，C2の振幅特性に対する感度が整合状態で
も零にならない欠点を有している。
（発明の課題）
本発明は、上記欠点を除去するものであり、通
過周波数帯域において素子感度の絶対値和が極め
て小であり、特に中心周波数において終端抵抗に
対応する素子をふくむすべての素子の振幅感度が
零である無極低域及び帯域通過スイツチトキヤパ
シタフイルタ回路を提案せんとするものである。
過周波数帯域において素子感度の絶対値和が極め
て小であり、特に中心周波数において終端抵抗に
対応する素子をふくむすべての素子の振幅感度が
零である無極低域及び帯域通過スイツチトキヤパ
シタフイルタ回路を提案せんとするものである。
（発明の構成および作用）
本発明は上記の目的を達成するために、以下に
示す原理を用いている。第１図に示すごとき正
相、逆相入力を一つのキヤパシタC1を介して行
う差動入力積分回路において、ある周波数点にお
いて正相入力信号V1（ｚ）と逆相入力信号V2（ｚ）
が位相、振幅を含めて同じ値をもつならば、スイ
ツチS1，S2の可動接点w1，w2が固定接点x1，x2
側の時と、スイツチS1，S2の可動接点w1，w2を
固定接点y1，y2側に切り換えた時の電圧が常に同
じであり、その入力電圧の大いさに応じた電荷が
蓄えられるものの、積分回路のキヤパシタC2に
転送される電荷はない。従つて、このときの積分
器の動作においてキヤパシタC1の容量の値は無
関係であり、正相入力信号と逆相入力信号が同じ
になる周波数点において、キヤパシタC1の素子
感度は零となる。
示す原理を用いている。第１図に示すごとき正
相、逆相入力を一つのキヤパシタC1を介して行
う差動入力積分回路において、ある周波数点にお
いて正相入力信号V1（ｚ）と逆相入力信号V2（ｚ）
が位相、振幅を含めて同じ値をもつならば、スイ
ツチS1，S2の可動接点w1，w2が固定接点x1，x2
側の時と、スイツチS1，S2の可動接点w1，w2を
固定接点y1，y2側に切り換えた時の電圧が常に同
じであり、その入力電圧の大いさに応じた電荷が
蓄えられるものの、積分回路のキヤパシタC2に
転送される電荷はない。従つて、このときの積分
器の動作においてキヤパシタC1の容量の値は無
関係であり、正相入力信号と逆相入力信号が同じ
になる周波数点において、キヤパシタC1の素子
感度は零となる。
本発明は上記の原理に基づき、リープフロツグ
形構成回路の通過周波数帯域における低感度性を
保持すべく基本構造は同じにしつつも、すべての
差動入力積分器の正相、逆相入力を行うキヤパシ
タに、正相、逆相入力信号が双方とも入力され、
しかも、中心周波数においてそれらの正相、逆相
入力信号の電圧値が等しくなる様な改善を行い、
中心周波数において素子振幅感度がすべて零にす
る構成のスイツチトキヤパシタフイルタである。
形構成回路の通過周波数帯域における低感度性を
保持すべく基本構造は同じにしつつも、すべての
差動入力積分器の正相、逆相入力を行うキヤパシ
タに、正相、逆相入力信号が双方とも入力され、
しかも、中心周波数においてそれらの正相、逆相
入力信号の電圧値が等しくなる様な改善を行い、
中心周波数において素子振幅感度がすべて零にす
る構成のスイツチトキヤパシタフイルタである。
第５図は本発明の第１の実施例を示す。正相、
逆相入力を有する差動入力積分器は一例として第
２図の積分回路を四つ用いる場合で、第１の積分
回路M1にはキヤパシタC1，C2なる差動入力用の
キヤパシタが接続され、キヤパシタC1を介する
正相入力には入力信号電圧Ｅ（ｚ）、逆相入力には
第１の積分回路M1の出力電圧V1（ｚ）が接続さ
れ、キヤパシタC2を介する正相入力には入力信
号電圧Ｅ（ｚ）、逆相入力には第２の積分回路M2
の出力電圧V2（ｚ）が接続され、第２の積分回路
M2にはキヤパシタC4なる一つの差動入力用キヤ
パシタが接続され、正相入力には第１の積分回路
M1の出力電圧V1（ｚ）、逆相入力には第３の積分
回路M3の出力電圧V3（ｚ）が接続され、第３の
積分回路M3にはキヤパシタC6なる一つの差動入
力用キヤパシタが接続され、正相入力には第２の
積分回路M2の出力電圧V2（ｚ）、逆相入力には第
４の積分回路M4の出力電圧V4（ｚ）が接続され、
第４の積分回路M4にはキヤパシタC8になる一つ
の差動入力用キヤパシタが接続され、正相入力に
は第３の積分回路M3の出力電圧V3（ｚ）、逆相入
力には第４の積分回路M4の出力電圧V4（ｚ）が
接続される様になされている。出力は第４の積分
回路M4の出力電圧より導出される。
逆相入力を有する差動入力積分器は一例として第
２図の積分回路を四つ用いる場合で、第１の積分
回路M1にはキヤパシタC1，C2なる差動入力用の
キヤパシタが接続され、キヤパシタC1を介する
正相入力には入力信号電圧Ｅ（ｚ）、逆相入力には
第１の積分回路M1の出力電圧V1（ｚ）が接続さ
れ、キヤパシタC2を介する正相入力には入力信
号電圧Ｅ（ｚ）、逆相入力には第２の積分回路M2
の出力電圧V2（ｚ）が接続され、第２の積分回路
M2にはキヤパシタC4なる一つの差動入力用キヤ
パシタが接続され、正相入力には第１の積分回路
M1の出力電圧V1（ｚ）、逆相入力には第３の積分
回路M3の出力電圧V3（ｚ）が接続され、第３の
積分回路M3にはキヤパシタC6なる一つの差動入
力用キヤパシタが接続され、正相入力には第２の
積分回路M2の出力電圧V2（ｚ）、逆相入力には第
４の積分回路M4の出力電圧V4（ｚ）が接続され、
第４の積分回路M4にはキヤパシタC8になる一つ
の差動入力用キヤパシタが接続され、正相入力に
は第３の積分回路M3の出力電圧V3（ｚ）、逆相入
力には第４の積分回路M4の出力電圧V4（ｚ）が
接続される様になされている。出力は第４の積分
回路M4の出力電圧より導出される。
以上が本発明の第１の実施例の構成であるが、
斯る構成によれば４次の無極低域通過特性を有す
るフイルタが構成できるが、中心周波数である周
波数零の直流にて各積分回路は極めて大なる利得
を有するため、各積分回路の出力電圧が有限値で
あれば、各積分回路において差動入力用キヤパシ
タより各積分回路の演算増幅器の反転入力端子と
出力端子間に接続せるキヤパシタへの電荷転送は
ない。第２、３、４のごとき一つの差動入力用キ
ヤパシタをもつ積分回路では、上述せる差動入力
積分回路の性質より、直流では差動入力端子に加
わる電圧は等しくなつて動作している。
斯る構成によれば４次の無極低域通過特性を有す
るフイルタが構成できるが、中心周波数である周
波数零の直流にて各積分回路は極めて大なる利得
を有するため、各積分回路の出力電圧が有限値で
あれば、各積分回路において差動入力用キヤパシ
タより各積分回路の演算増幅器の反転入力端子と
出力端子間に接続せるキヤパシタへの電荷転送は
ない。第２、３、４のごとき一つの差動入力用キ
ヤパシタをもつ積分回路では、上述せる差動入力
積分回路の性質より、直流では差動入力端子に加
わる電圧は等しくなつて動作している。
第２、３、４の差動入力積分器の差動入力端子
に加わる電圧が直流にて等しいことより、 V1（ｚ）＝V3（ｚ） (4) V2（ｚ）＝V4（ｚ） (5) V3（ｚ）＝V4（ｚ） (6) である。式(4)〜(6)より V1（ｚ）＝V2（ｚ）＝V3（ｚ）＝V4（ｚ） (7) が成り立つ。更に、第１の積分回路に接続せる二
つの差動入力用キヤパシタC1，C2よりキヤパシ
タC3への電荷転送は周波数零の直流にては行わ
れず C1（Ｅ（ｚ）−V1（ｚ）） ＋C2（Ｅ（ｚ）−V2（ｚ））＝０ (8) が成り立ち、式(7)(8)よりすべての積分回路の出力
電圧は周波数零の直流にて信号入力電圧Ｅ（ｚ）
に等しくなる。従つて、すべての差動入力積分回
路の差動入力用キヤパシタに関し上述せる本発明
に関わる原理を満している。しかも、第５図に示
す回路構成において、入力信号電圧を回路に入力
する役割を有すキヤパシタC1，C2を取り除くと
従来のリープフロツグ形構成回路において、入力
信号電圧を回路に入力する役割を有す部分を同様
に取り除いた回路と一致する。従つて、斯る構成
によれば、通過周波数帯域において低感度なフイ
ルタとなり、しかも周波数零の直流にて積分定数
の感度は零である。よつて、積分定数を定めるキ
ヤパシタC3，C5，C7，C8の素子感度も零である
ため、中心周波数なる直流周波数にて素子感度を
全く有しないフイルタが実現できる。
に加わる電圧が直流にて等しいことより、 V1（ｚ）＝V3（ｚ） (4) V2（ｚ）＝V4（ｚ） (5) V3（ｚ）＝V4（ｚ） (6) である。式(4)〜(6)より V1（ｚ）＝V2（ｚ）＝V3（ｚ）＝V4（ｚ） (7) が成り立つ。更に、第１の積分回路に接続せる二
つの差動入力用キヤパシタC1，C2よりキヤパシ
タC3への電荷転送は周波数零の直流にては行わ
れず C1（Ｅ（ｚ）−V1（ｚ）） ＋C2（Ｅ（ｚ）−V2（ｚ））＝０ (8) が成り立ち、式(7)(8)よりすべての積分回路の出力
電圧は周波数零の直流にて信号入力電圧Ｅ（ｚ）
に等しくなる。従つて、すべての差動入力積分回
路の差動入力用キヤパシタに関し上述せる本発明
に関わる原理を満している。しかも、第５図に示
す回路構成において、入力信号電圧を回路に入力
する役割を有すキヤパシタC1，C2を取り除くと
従来のリープフロツグ形構成回路において、入力
信号電圧を回路に入力する役割を有す部分を同様
に取り除いた回路と一致する。従つて、斯る構成
によれば、通過周波数帯域において低感度なフイ
ルタとなり、しかも周波数零の直流にて積分定数
の感度は零である。よつて、積分定数を定めるキ
ヤパシタC3，C5，C7，C8の素子感度も零である
ため、中心周波数なる直流周波数にて素子感度を
全く有しないフイルタが実現できる。
上述においては低域通過フイルタに関する本発
明の実施例として積分回路を４個用いた構成例に
ついて示したが、一般の積分回路をＮ個用いた場
合にも入力信号電圧が入力する第１の積分回路に
同様な構成を用いることにより本発明を実施しえ
る。なお、実際の製作にあたつては、スイツチ
S12，S13の電位は常に等しいので、一つのスイツ
チで置き換えることが可能である。
明の実施例として積分回路を４個用いた構成例に
ついて示したが、一般の積分回路をＮ個用いた場
合にも入力信号電圧が入力する第１の積分回路に
同様な構成を用いることにより本発明を実施しえ
る。なお、実際の製作にあたつては、スイツチ
S12，S13の電位は常に等しいので、一つのスイツ
チで置き換えることが可能である。
第６図に本発明の第２の実施例を示す。第１の
実施例と同様正相、逆相入力を有する差動入力積
分器は一例として第２図の積分回路を四つ用いる
場合で、第１及び第２の積分回路M1，M2と第３
及び第４の積分回路M3，M4とが各々対を形成
し、第１の積分回路M1の出力電圧V1（ｚ）が第
２の積分回路M2にキヤパシタC3を介して正相入
力として入力し、更に、積分回路M2の出力電圧
V2（ｚ）が第１の積分回路M1にキヤパシタC4を
介して逆相入力として入力されるループを基本構
造として有し、第３、４の積分回路M3，M4にお
いても同様なループ構造の基本構造を有し、斯る
２つの基本構造の入力及び出力に、各々、第１の
積分回路M1の入力、出力を第３の積分回路M3の
入力、出力を選び、本発明の第１の実施例で示し
た低域通過フイルタの構成と同様、第１、第２の
積分回路M1，M2を含む第１の基本構造の入力す
なわち第１の積分回路M1の入力端子には一つの
キヤパシタC1を介して、入力信号電圧を正相に
て、第１の基本構造の出力すなわち第１の積分回
路M1の出力を逆相にて入力し、更に、他のキヤ
パシタC2を介して、入力信号電圧を正相にて、
第２の基本構造の出力すなわち第３の積分回路
M3の出力を逆相にて入力し、第３、第４の積分
回路M3，M4を含む第２の基本構造の入力すなわ
ち第３の積分回路M3の入力端子には、キヤパシ
タC11を、介して第１の基本構造の出力すなわち
第１の積分回路M1の出力が正相にて、第２の基
本構造の出力すなわち第３の積分回路M3の出力
が逆相にて入力されるように接続がなされてい
る。
実施例と同様正相、逆相入力を有する差動入力積
分器は一例として第２図の積分回路を四つ用いる
場合で、第１及び第２の積分回路M1，M2と第３
及び第４の積分回路M3，M4とが各々対を形成
し、第１の積分回路M1の出力電圧V1（ｚ）が第
２の積分回路M2にキヤパシタC3を介して正相入
力として入力し、更に、積分回路M2の出力電圧
V2（ｚ）が第１の積分回路M1にキヤパシタC4を
介して逆相入力として入力されるループを基本構
造として有し、第３、４の積分回路M3，M4にお
いても同様なループ構造の基本構造を有し、斯る
２つの基本構造の入力及び出力に、各々、第１の
積分回路M1の入力、出力を第３の積分回路M3の
入力、出力を選び、本発明の第１の実施例で示し
た低域通過フイルタの構成と同様、第１、第２の
積分回路M1，M2を含む第１の基本構造の入力す
なわち第１の積分回路M1の入力端子には一つの
キヤパシタC1を介して、入力信号電圧を正相に
て、第１の基本構造の出力すなわち第１の積分回
路M1の出力を逆相にて入力し、更に、他のキヤ
パシタC2を介して、入力信号電圧を正相にて、
第２の基本構造の出力すなわち第３の積分回路
M3の出力を逆相にて入力し、第３、第４の積分
回路M3，M4を含む第２の基本構造の入力すなわ
ち第３の積分回路M3の入力端子には、キヤパシ
タC11を、介して第１の基本構造の出力すなわち
第１の積分回路M1の出力が正相にて、第２の基
本構造の出力すなわち第３の積分回路M3の出力
が逆相にて入力されるように接続がなされてい
る。
以上が本発明の第２の実施例の構成であるが、
斯る構成によれば、４次の無極帯域通過特性を有
するフイルタが構成できる。上述せる基本構造の
回路は正相積分器と逆相積分器とがループをな
し、Ｑ無限大の二次共振回路を形成している。第
２の実施例では上述のごとく、第１の実施例に示
した低域通過フイルタの差動入力積分回路に代つ
て第６図に示した基本構造回路にて置き換えた回
路であり、各基本構造回路の共振周波数を同一に
するように基本構造回路内のキヤパシタの容量値
を選べば、この置き換えが低域通過特性を有する
フイルタより帯域通過特性を有するフイルタへの
変換を意味する。しかも、基本構造回路はＱ無限
大の共振回路であるため、中心周波数なる共振周
波数にて基本構造回路の入力と出力間には大なる
利得があり、従つて、第１の実施例の場合と全く
同様な理由により、中心周波数において各基本構
造回路の出力電圧すなわち第１の積分回路M1の
出力と第３の積分回路M3の出力が入力信号電圧
と一致する。従つて、それらの電圧を差動入力と
するキヤパシタC1，C2，C9は前述の原理に基づ
き中心周波数にてその素子感度が零となる。基本
構造回路における正相、逆相入力用のキヤパシタ
C3，C4，C6，C7は前述の原理を満していないが、
これらキヤパシタは基本構造回路内の他のキヤパ
シタとともに共振回路の共振周波数を定めてお
り、これらの容量値の変化に対して共振周波数の
みが変化する。従つて、これら基本構造回路内の
キヤパシタの位相感度は中心周波数にて零でない
が振幅感度は零である。一方、第２の実施例にお
いても、入力信号電圧をフイルタに入力するキヤ
パシタC1，C2を取り除いた回路は、抵抗両終端
形LC帯域通過フイルタを模擬して構成さるリー
プフロツグ形構成回路の入力信号電圧をフイルタ
に入力する部分を取り除いた回路と一致する。従
つて、第２の実施例の回路は、通過帯域周波数に
おいて低感度であり、しかも中心周波数において
はすべて素子振幅感度を零にする回路である。
斯る構成によれば、４次の無極帯域通過特性を有
するフイルタが構成できる。上述せる基本構造の
回路は正相積分器と逆相積分器とがループをな
し、Ｑ無限大の二次共振回路を形成している。第
２の実施例では上述のごとく、第１の実施例に示
した低域通過フイルタの差動入力積分回路に代つ
て第６図に示した基本構造回路にて置き換えた回
路であり、各基本構造回路の共振周波数を同一に
するように基本構造回路内のキヤパシタの容量値
を選べば、この置き換えが低域通過特性を有する
フイルタより帯域通過特性を有するフイルタへの
変換を意味する。しかも、基本構造回路はＱ無限
大の共振回路であるため、中心周波数なる共振周
波数にて基本構造回路の入力と出力間には大なる
利得があり、従つて、第１の実施例の場合と全く
同様な理由により、中心周波数において各基本構
造回路の出力電圧すなわち第１の積分回路M1の
出力と第３の積分回路M3の出力が入力信号電圧
と一致する。従つて、それらの電圧を差動入力と
するキヤパシタC1，C2，C9は前述の原理に基づ
き中心周波数にてその素子感度が零となる。基本
構造回路における正相、逆相入力用のキヤパシタ
C3，C4，C6，C7は前述の原理を満していないが、
これらキヤパシタは基本構造回路内の他のキヤパ
シタとともに共振回路の共振周波数を定めてお
り、これらの容量値の変化に対して共振周波数の
みが変化する。従つて、これら基本構造回路内の
キヤパシタの位相感度は中心周波数にて零でない
が振幅感度は零である。一方、第２の実施例にお
いても、入力信号電圧をフイルタに入力するキヤ
パシタC1，C2を取り除いた回路は、抵抗両終端
形LC帯域通過フイルタを模擬して構成さるリー
プフロツグ形構成回路の入力信号電圧をフイルタ
に入力する部分を取り除いた回路と一致する。従
つて、第２の実施例の回路は、通過帯域周波数に
おいて低感度であり、しかも中心周波数において
はすべて素子振幅感度を零にする回路である。
上述においては帯域通過フイルタに関する本発
明の実施例として積分回路を４個用いた構成例に
ついて示したが、一般の積分回路を2N個用いた
場合にも適用でき、本発明の低域通過フイルタの
各積分器に上述の二次共振回路なる基本構造回路
を置き換えることにより本発明を実施しえる。な
お、第６図の基本構造回路における正相積分回路
を逆相積分回路に、逆相積分回路を正相積分回路
に同時に置き換えた回路も同様である。
明の実施例として積分回路を４個用いた構成例に
ついて示したが、一般の積分回路を2N個用いた
場合にも適用でき、本発明の低域通過フイルタの
各積分器に上述の二次共振回路なる基本構造回路
を置き換えることにより本発明を実施しえる。な
お、第６図の基本構造回路における正相積分回路
を逆相積分回路に、逆相積分回路を正相積分回路
に同時に置き換えた回路も同様である。
なお、実際の製作にあたつては、スイツチS12，
S13，S16は常に同電位であるので一つのスイツチ
で実現することが可能である。又同様にスイツチ
S32，S33も一つのスイツチで実現することが可能
である。
S13，S16は常に同電位であるので一つのスイツチ
で実現することが可能である。又同様にスイツチ
S32，S33も一つのスイツチで実現することが可能
である。
以上本発明の僅かな実施例を示したに留まり、
例えば本発明の構成回路に用いた第１図に示した
差動入力積分器に限らず他の型式の差動入力積分
回路を用いる等、本発明の精神を脱することなし
に種々の変型変更をなし得るであろう。
例えば本発明の構成回路に用いた第１図に示した
差動入力積分器に限らず他の型式の差動入力積分
回路を用いる等、本発明の精神を脱することなし
に種々の変型変更をなし得るであろう。
（発明の効果）
本発明は上記のような構成であり、本発明によ
れば、従来の低感度スイツチトキヤパシタフイル
タに比して通過周波数帯域内において低感度であ
り、特に中心周波数にて素子感度を全く有しない
スイツチトキヤパシタフイルタが構成できるた
め、半導体基板上にモノリシツクに構成する場
合、最小容量の小容量化に伴う小型密実化や高い
歩留りにて精密フイルタが構成できるなどの利点
が得られる。
れば、従来の低感度スイツチトキヤパシタフイル
タに比して通過周波数帯域内において低感度であ
り、特に中心周波数にて素子感度を全く有しない
スイツチトキヤパシタフイルタが構成できるた
め、半導体基板上にモノリシツクに構成する場
合、最小容量の小容量化に伴う小型密実化や高い
歩留りにて精密フイルタが構成できるなどの利点
が得られる。
第１図は差動入力スイツチトキヤパシタ積分回
路を示す接続図、第２図は従来のリープフロツグ
形スイツチトキヤパシタフイルタを示す接続図、
第３図は抵抗両終端形LC低域通過フイルタの接
続図、第４図は第３図のフイルタのシグナルフロ
ーグラフ、第５図は本発明のスイツチトキヤパシ
タフイルタの第１の実施例を示す接続図、第６図
は本発明のスイツチトキヤパシタフイルタの第２
の実施例を示す接続図である。 S11，S12，S13，S14，S21，S22，S31，S32，S41，
S42；スイツチ、C1，C2，C4，C6，C8；キヤパシ
タ、（M1，C3），（M2，C5），（M3，C7），（M4，
C9）；積分回路。
路を示す接続図、第２図は従来のリープフロツグ
形スイツチトキヤパシタフイルタを示す接続図、
第３図は抵抗両終端形LC低域通過フイルタの接
続図、第４図は第３図のフイルタのシグナルフロ
ーグラフ、第５図は本発明のスイツチトキヤパシ
タフイルタの第１の実施例を示す接続図、第６図
は本発明のスイツチトキヤパシタフイルタの第２
の実施例を示す接続図である。 S11，S12，S13，S14，S21，S22，S31，S32，S41，
S42；スイツチ、C1，C2，C4，C6，C8；キヤパシ
タ、（M1，C3），（M2，C5），（M3，C7），（M4，
C9）；積分回路。
Claims (1)
- 【特許請求の範囲】 １ スイツチを伴う一つのキヤパシタにて正相及
び逆相入力の差動入力積分を行う形のスイツチト
キヤパシタ積分回路をＮ個（Ｎは２以上の自然
数）具備し、入力信号電圧及び第１の積分回路の
出力が一つのキヤパシタ及びスイツチを介して
各々正相、逆相にて第１の積分回路に入力し、更
に、入力信号電圧及び第２の積分回路の出力が他
の一つのキヤパシタ及びスイツチを介して各々正
相、逆相にて第１の積分回路に入力し、第２から
第Ｎ−１の積分回路には、各々第Ｉ−１及びＩ＋
１の積分回路の出力が一つのキヤパシタ及びスイ
ツチを介して各々正相、逆相にて第Ｉの積分回路
に入力する態様をもち、第Ｎの積分回路には第Ｎ
−１及び第Ｎの積分回路の出力が一つのキヤパシ
タ及びスイツチを介して各々正相、逆相にて入力
する様になされてなる事を特徴とするスイツチト
キヤパシタフイルタ。 ２ 前記Ｎの値が４であるごとき特許請求の範囲
第１項記載のスイツチトキヤパシタフイルタ。 ３ スイツチを伴う一つのキヤパシタにて正相及
び逆相入力の差動入力積分を行う形のスイツチト
キヤパシタ積分回路をＮ個（Ｎは２以上の自然
数）具備し、各々第１及び第２、第３及び第４の
ごとく各二つの積分回路の対においては一つの積
分回路の出力が他の積分回路の正相入力となり、
更にその出力がもとの積分回路の逆相入力となる
ようなループを形成しつつも、第１の積分回路の
入力には入力信号電圧と第１の積分回路の出力と
が一つのキヤパシタ及びスイツチを介して各々正
相、逆相にて入り、更に、入力信号電圧と第３の
積分回路の出力とが一つのキヤパシタ及びスイツ
チを介して入力され、第３より第2N−３の積分
回路には、各々第2I−１及び第2I＋３の積分回路
の出力が一つのキヤパシタ及びスイツチを介して
各々正相、逆相にて第2I＋１の積分回路に入力す
る態様をもち、第2N−１の積分回路には第2N−
３及び第2N−１の積分回路の出力が各々正相、
逆相にて入力する様になされてなる事を特徴とす
るスイツチトキヤパシタフイルタ。 ４ 前記Ｎの値が２であるごとき特許請求の範囲
第３項記載のスイツチトキヤパシタフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1811883A JPS59144216A (ja) | 1983-02-08 | 1983-02-08 | スイツチトキヤパシタフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1811883A JPS59144216A (ja) | 1983-02-08 | 1983-02-08 | スイツチトキヤパシタフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59144216A JPS59144216A (ja) | 1984-08-18 |
| JPH0225565B2 true JPH0225565B2 (ja) | 1990-06-04 |
Family
ID=11962686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1811883A Granted JPS59144216A (ja) | 1983-02-08 | 1983-02-08 | スイツチトキヤパシタフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59144216A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1215374B (it) * | 1987-03-05 | 1990-02-08 | Sgs Microelettronica Spa | Filtro elettronico integrato attivo avente bassissima sensitivita' alle ariazioni dei componenti. |
| JP6509756B2 (ja) * | 2016-02-25 | 2019-05-08 | 日本電信電話株式会社 | フィルタ回路 |
-
1983
- 1983-02-08 JP JP1811883A patent/JPS59144216A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59144216A (ja) | 1984-08-18 |
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