JPH0225580B2 - - Google Patents

Info

Publication number
JPH0225580B2
JPH0225580B2 JP58239465A JP23946583A JPH0225580B2 JP H0225580 B2 JPH0225580 B2 JP H0225580B2 JP 58239465 A JP58239465 A JP 58239465A JP 23946583 A JP23946583 A JP 23946583A JP H0225580 B2 JPH0225580 B2 JP H0225580B2
Authority
JP
Japan
Prior art keywords
processor
processors
group
receiving
control device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58239465A
Other languages
English (en)
Other versions
JPS60130994A (ja
Inventor
Takashi Hanazawa
Haruyuki Fukuda
Ryoji Horisaka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NTT Inc
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP58239465A priority Critical patent/JPS60130994A/ja
Publication of JPS60130994A publication Critical patent/JPS60130994A/ja
Publication of JPH0225580B2 publication Critical patent/JPH0225580B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04QSELECTING
    • H04Q3/00Selecting arrangements
    • H04Q3/42Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
    • H04Q3/54Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
    • H04Q3/545Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored program
    • H04Q3/54541Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored program using multi-processor systems
    • H04Q3/5455Multi-processor, parallelism, distributed systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Multi Processors (AREA)
  • Exchange Systems With Centralized Control (AREA)
  • Small-Scale Networks (AREA)

Description

【発明の詳細な説明】 発明の技術分野 本発明はプロセツサをグループ分けし、各グル
ープ内でそれぞれ異なつた種類の負荷を負荷分散
させるためのプロセツサ間通信方式に関するもの
である。
技術の背景 マルチプロセツサシステムの負荷分散方式で
は、たとえば通信処理サービスなどの新サービス
呼の接続制御機能をもつ通信処理用関門交換機の
機能をマルチプロセツサ構成のデイジタルTS交
換機に追加する場合などにおいて、通常デイジタ
ルTS交換機の制御系は、共通線信号処理装置、
中継線信号処理装置からなる信号処理装置と呼制
御処理装置がプロセツサ間通信制御装置を介して
機能分散し、信号処理装置群、呼制御処理装置群
はそれぞれ負荷分散している。そして呼制御処理
装置のうちの1台がマスタ呼制御処理装置とな
り、制御系構成管理、障害処理等システム全体に
関わる機能をもつ負荷分散方式となつている。
(たとえば丹羽他3名:デイジタル中継線交換機
の制御系装置構成研究実用化報告Vol.31、No.5、
1982年5月929〜942貢、日本電信電話公社電気通
信研究所) 従来技術と問題点 従来から用いられているマルチプロセツサシス
テムにおける負荷分散のためのプロセツサ間通信
方式では、負荷処理を行うプロセツサ群は1種類
に限定されているため、1つのマルチプロセツサ
システム内で複数種類の負荷を複数グループのプ
ロセツサにそれぞれ分担させるような処理形態を
とることができないという欠点があつた。
発明の目的 本発明は従来の欠点を除去するため、通信を要
求するプロセツサが負荷を分担させるプロセツサ
のグループを指定できる手段を設けることにより
1つ以上のプロセツサグループにそれぞれ異なつ
た種類の負荷を分担させることを可能としたもの
であり、以下図面について詳細に説明する。
発明の実施例 第1図は本発明の一実施例のシステム構成図で
あり、図中1はデータ転送制御を行うプロセツサ
間通信制御装置、2は制御回路、3はメモリ部、
4はバス結合回路、5a〜5nはプロセツサ、6
は中央制御部、7は主メモリ部、8は個別バス、
9は共通バスである。第1図において制御回路2
とメモリ部3および中央制御部6と主メモリ部7
はそれぞれ個別バス8によつて結合され、プロセ
ツサ5a〜5nは共通バス9により結合されてい
る。個別バス8および共通バス9はバス結合回路
4を介して接続されている。転送するデータはそ
れぞれプロセツサ5a〜5n内の主メモリ部7に
記憶されており、プロセツサ間通信制御装置1が
これを読み込み他のプロセツサ内の主メモリ部7
に再び書き込むことによつてメモリ間データ転送
が実現される。
第2図はプロセツサが所属するグループの番号
をプロセツサ間通信制御装置に登録する命令(以
下SIOFという。)を実行する際のオペランドの内
容を示す。第2図中10は送信側の登録か受信側
の登録かを識別するオーダ情報(以下ODRとい
う。)を示し、11はデータチヤネル番号(以下
CHNという。)、12はグループ番号(以下GNO
という。)を示している。本実施例ではプロセツ
サ間通信制御装置はデータチヤネルインタフエー
スを有しており、プロセツサ間通信制御装置に対
してCHN11が割当てられている。SIOF命令が
実行されるとオペランドの内容は個別バス8、共
通バス9を通してプロセツサ間通信制御装置1に
伝達される。
第3図a,b,cは各プロセツサ5a〜5nの
主メモリ7内に記憶される各種制御情報の構成例
を示している。第3図aの13はコマンドアドレ
ス語(以下CAWという。)、14はメモリプロテ
クシヨンキ−(以下KEYという。)、15はチヤネ
ルコマンド語(以下CCWという。)の格納先頭番
地(以下CMAという。)を示している。CAW1
3はCHN11に対応してあらかじめ定められた
システムエリア内の番地に格納されている。第3
図bの16,17は送信側プロセツサが設定する
1組のCCWであり、指定のない限りCMA15か
ら連続した番地に複数組記憶される。最終の
CCWはCCWの連続性を変更するためのフラグ
(以下TICという。)19によりCMA15の初期
値に接続され無限チエインを構成する。18は送
信可能表示フラグ(以下SFLGという。)、20は
送信データ語数(以下WCという。)、21は送信
データの格納先頭番地(以下DAsという。)を示
す。第3図cの22は受信側プロセツサが設定す
るCCWであり送信側と同様TIC19による指定
がない限り連続した番地に格納される。CCW2
2は送信側同様無限チエインを構成する。23は
受信可能表示フラグ(以下RFLGという。)であ
り、24は受信データの格納先頭番地(以下
DArという。)を示す。送信側および受信側プロ
セツサの設定するCCW16,17,22は送受
とも負荷分散を行わせるグループ毎に用意する。
これによりプロセツサは2つ以上のグループに属
することも可能である。
第4図はプロセツサ間通信制御装置1のメモリ
部3に格納される登録管理表(以下READY表と
いう。)であり、25a〜25nは1ビツトが各
プロセツサ5a〜5nに対応している。READY
表は送受別、グループ別に用意される。
次にプロセツサ間通信制御装置1の動作を第5
図および第6図に従つて説明する。通信を行う動
作には登録動作26とスキヤン動作27の2種類
がある。第5図に示す登録動作26は以下の通り
である。送信又は受信を行うプロセツサは、グル
ープ別にSIOF命令を実行しグループと送受の別
をプロセツサ間通信制御装置1に送信する。プロ
セツサ間通信制御装置1はODR10,CHN1
1,GNO12を受信すると、あらかじめ決めら
れたアドレスからCAW13をロードし送受信別、
グループ別にCMA15をメモリ部3に登録し、
さらにREADY表のプロセツサ対応ビツトを
“1”にした後コンデイシヨンコード(以下CDC
という。)を該プロセツサに返送する。また第6
図に示すスキヤン動作27は以下の通りである。
スキヤン動作27はタイマー等を用い周期的に起
動される。スキヤンが開始されるとまず1つのグ
ループを選択する。選択するグループがなければ
スキヤン動作を終了する。グループが選択できた
場合はグループ別の送信側および受信側の
READY表をメモリ部3から制御回路2内のレジ
スタにそれぞれ退避する。つぎに送信側READY
表の中で“1”となつているビツトに対応するプ
ロセツサを1つ選択する。選択の方法は例えばあ
らかじめ定められた順番にサイクリツクに行う。
もし“1”となつているビツトがなければ現スキ
ヤン周期における該グループ内の送信要求はすべ
て処理されたものと見なして次のグループを選択
する。READY表からプロセツサを選択できた場
合は制御回路2に退避したREADY表の該当ビツ
トを“0”とし、該プロセツサ内の主メモリ7か
らCCWをロードしTICを検査する。もしTIC=
1ならDAs21を次のCCW格納番地に読みかえ
て新たなCCWをロードする。もしTIC=0なら
SFLG18を検査し、SFLG=0なら送信要求が
ないと見なしてREADY表を用いて次のプロセツ
サを選択する。ただしこの場合送信要求をする
CCW、すなわちSFLG=1としたCCWは連続し
て格納されているものとする。もしSFLG=1な
らば対応するプロセツサの番号およびCCWを制
御回路2内のレジスタに退避する。同様の方法で
受信側のプロセツサを選択し受信可能状態表示が
RFLG=0をもつたCCWおよびプロセツサ番号
を制御回路2内のレジスタに退避する。次にレジ
スタ内に退避した情報をもとに発信プロセツサ内
主メモリ7のDAs番地からWC個のデータを読み
込み、着信プロセツサ内主メモリ7のDAr番地
から順次データを書き込んで行くことによりデー
タ転送が実現される。転送が終了した後は使用し
た受信側CCWのRFLGを“1”、送信側CCWの
SFLGを“0”にし両プロセツサの主メモリ7に
ストアし、つぎの送信要求の処理にうつる。
両プロセツサの内部処理が終了し、それぞれ再
度受信、送信可能になつた時点でCCW16,1
7,22の他の情報とともに、RFLG,SFLGは
各プロセツサによりそれぞれ“0”、“1”に書き
かえられる。すなわち、受信側のプロセツサは受
信可能時にRFLGを“0”に、送信側のプロセツ
サは送信データがある場合に、SFLGを“1”に
書きかえる。
本実施例では中央制御部6のチヤネルインタフ
エースを用いてプロセツサ間通信制御装置1を制
御したが、その他の外部装置制御インタフエース
を用いてプロセツサ間通信制御装置を制御する方
式も本発明の一態様である。本実施例ではスキヤ
ンを周期的に行なつたが、スキヤン終了後直ちに
スキヤンを開始してもよい。また送信および受信
プロセツサの選択法、グループの選択法もランダ
ム抽出法など本実施例に限定されることなく本発
明に適用できる。
発明の効果 以上説明したように本発明によれば各プロセツ
サがグループ別、送受別に一連のCCWを設定す
れば、プロセツサ間通信制御装置が各グループ内
の送信要求を検出し、着信プロセツサを選択して
データ転送を行うので、転送データの内容を他プ
ロセツサに対する処理要求とすればグループ別に
負荷を分担させることができる。本発明をたとえ
ば交換機の制御装置に適用すれば、電話サービス
の呼制御を行うプロセツサグループと非電話サー
ビスの呼制御を行うプロセツサグループを同一マ
ルチプロセツサシステムに組込み、2つのサービ
スで入出力装置、信号処理装置などを共用しつつ
サービス種類別にグループ内で負荷分担させるこ
とができるという利点がある。
【図面の簡単な説明】
第1図は本発明の実施例のシステム構成図、第
2図はSIOF命令のオペランド構成、第3図a,
b,cはプロセツサ内に記憶される各種制御情報
の構成、第4図は登録管理表の構成、第5図はプ
ロセツサ間通信制御装置の登録動作フローチヤー
ト、第6図はプロセツサ間通信制御装置のスキヤ
ン動作フローチヤートである。 1……プロセツサ間通信制御装置、2……制御
回路、3……メモリ部、4……バス結合回路、5
a〜5n……プロセツサ、6……中央制御部、7
……主メモリ、8……個別バス、9……共通バ
ス、10……送信側、着信側登録識別オーダ情報
(ODR)、11……データチヤネル番号(CHN)、
12……グループ番号(GNO)、13……コマン
ドアドレス語(CAW)、14……メモリプロテク
シヨンキー(KEY)、15……格納先頭番地
(CMA)、16,17,22……チヤネルコマン
ド語(CCW)、18……送信可能表示フラグ
(SFLG)、19……チヤネルコマンド語(CCW)
の連続性を変更するためのフラグ(TIC)、20
……送信データ語数(WC)、21……送信デー
タの格納先頭番地(DAs)、23……受信可能表
示フラグ(RFLG)、24……受信データの格納
先頭番地(DAr)、25a〜25n……登録管理
表の各プロセツサ5a〜5n対応の1ビツト、2
6……登録動作、27……スキヤン動作。

Claims (1)

  1. 【特許請求の範囲】 1 複数のプロセツサがそれぞれバスを介して該
    各プロセツサ間の通信を制御するプロセツサ間通
    信制御装置に接続されるマルチプロセツサシステ
    ムにおいて、 前記複数のプロセツサは複数グループに分割さ
    れ、かつ該それぞれのプロセツサは一つ以上の該
    グループに属し、 前記プロセツサは、 該プロセツサの識別番号と、該プロセツサの属
    するグループと、受信側か送信側かの別を示す情
    報を含む登録命令により、前記プロセツサ間通信
    制御装置に、前記プロセツサの識別番号、該プロ
    セツサの属するグループおよび受信側か送信側か
    の別を示す情報を通知する手段と、 送信側データがあるときには送信可能フラグを
    設定し、受信データ格納エリア空きのときには受
    信可能フラグを設定する手段とを備え、 前記プロセツサ間通信制御装置は、 前記各グループごとに受信側と送信側のプロセ
    ツサを表示する登録管理表と、 前記登録命令による通知をプロセツサから受け
    たときに前記登録命令に示された当該グループで
    の受信側または送信側として前記プロセツサを前
    記登録管理表に登録する手段と、 前記各グループについて、前記登録管理表から
    送信側の表示が行われているプロセツサを一つ選
    択し、該プロセツサの送信可能フラグが設定され
    ているかどうかを調べ、該送信可能フラグ設定時
    には前記登録管理表から登録された受信側のプロ
    セツサのいずれかを均一の割合で選択し、しかる
    後、該受信側のプロセツサに受信可能なフラグが
    設定されているかどうか調べ、該受信可能なフラ
    グ設定時には選択された送信側のプロセツサと受
    信側のプロセツサの間で送信データを転送する手
    段とを備えてなる ことを特徴とするプロセツサ間通信方式。
JP58239465A 1983-12-19 1983-12-19 プロセツサ間通信方式 Granted JPS60130994A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58239465A JPS60130994A (ja) 1983-12-19 1983-12-19 プロセツサ間通信方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58239465A JPS60130994A (ja) 1983-12-19 1983-12-19 プロセツサ間通信方式

Publications (2)

Publication Number Publication Date
JPS60130994A JPS60130994A (ja) 1985-07-12
JPH0225580B2 true JPH0225580B2 (ja) 1990-06-04

Family

ID=17045161

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58239465A Granted JPS60130994A (ja) 1983-12-19 1983-12-19 プロセツサ間通信方式

Country Status (1)

Country Link
JP (1) JPS60130994A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6412364A (en) * 1987-07-06 1989-01-17 Nippon Telegraph & Telephone System constitution control system

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54122059A (en) * 1978-03-15 1979-09-21 Nec Corp Inter-processor information transfer system
JPS5842672B2 (ja) * 1978-08-03 1983-09-21 日本電信電話株式会社 選択信号方式

Also Published As

Publication number Publication date
JPS60130994A (ja) 1985-07-12

Similar Documents

Publication Publication Date Title
CA1191641A (en) Processor facilities for integrated packet and voice switching
US4574284A (en) Communication bus interface unit
US4658353A (en) System control network for multiple processor modules
JPH0225580B2 (ja)
US4551835A (en) X.21 Switching system
JP2723245B2 (ja) ファクシミリ蓄積交換装置
JPS6218107B2 (ja)
JP2924419B2 (ja) 自動発信装置
JP2837462B2 (ja) 電子交換システムにおけるグループ着信サービス制御方法
JPS6077255A (ja) 複数バス制御方式
JPH036709B2 (ja)
JPH0582100B2 (ja)
JPS5955507A (ja) 並列処理型プログラマブル・コントロ−ラの制御方式
JPH05130143A (ja) データ交換装置
JPS62125736A (ja) デ−タ転送装置
JPH02170698A (ja) 着信呼分配装置
JPH03245636A (ja) 通信接続方式
JPH09204386A (ja) 通信制御装置
JPH06161971A (ja) 多重化バス負荷分散制御方式
JPS62241056A (ja) デ−タ受信制御方式
JPH03121641A (ja) 電子交換システムの同報通信方式
JPH03292016A (ja) デマンドアサインメント方式
JPH03213028A (ja) 分配装置
JPH03209531A (ja) サービスプロセス管理方式
JPS62171298A (ja) Isdn網内のレイア2制御システム

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term