JPH0225582B2 - - Google Patents
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- Publication number
- JPH0225582B2 JPH0225582B2 JP58223127A JP22312783A JPH0225582B2 JP H0225582 B2 JPH0225582 B2 JP H0225582B2 JP 58223127 A JP58223127 A JP 58223127A JP 22312783 A JP22312783 A JP 22312783A JP H0225582 B2 JPH0225582 B2 JP H0225582B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- control device
- communication control
- processor
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Information Transfer Systems (AREA)
- Exchange Systems With Centralized Control (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はプロセツサ間データ伝送方式、さらに
詳しくは複数のプロセツサが通信制御装置と共通
バスを介して互にデータ通信を行なうデータ伝送
システムに関するものである。
詳しくは複数のプロセツサが通信制御装置と共通
バスを介して互にデータ通信を行なうデータ伝送
システムに関するものである。
(b) 技術の背景
第１図は例えば交換機において使用されるマル
チプロセツサシステムのブロツク図を示す。同図
においては１は管理プロセツサ、２ａ…２ｎは呼
処理プロセツサ、３ａ…３ｎは交換機、４，７ａ
…７ｎは通信制御装置、５，８ａ…８ｎはメモ
リ、６，９ａ…９ｎはマイクロコンピユータ等に
よる制御部、１０はバスコントロールユニツト、
１１は共通バスを示す。
チプロセツサシステムのブロツク図を示す。同図
においては１は管理プロセツサ、２ａ…２ｎは呼
処理プロセツサ、３ａ…３ｎは交換機、４，７ａ
…７ｎは通信制御装置、５，８ａ…８ｎはメモ
リ、６，９ａ…９ｎはマイクロコンピユータ等に
よる制御部、１０はバスコントロールユニツト、
１１は共通バスを示す。
第１図のごとき共通バスを使用しているシスム
においては管理プロセツサ１が例えば呼処理プロ
セツサ２ａを制御する場合は先づ管理プロセツサ
１より呼処理プロセツサ２ａに対してバスコント
ロールユニツト１０のポーリング制御を介してア
クセスをかけ、アクセスの受付けられた時点でデ
ータ転送を開始する。すなわちメモリ５に蓄積さ
れたデータを直後メモリアクセスDMAにより通
信制御装置４のバツフアメモリ（後述する）に蓄
積した後通信制御装置７ａのバツフアメモリ（後
述する）に蓄積したメモリ８ａに転送を行なう。
メモリ８ａが一杯になつた場合には制御部６，９
ａに対して割込終了通知をかける。
においては管理プロセツサ１が例えば呼処理プロ
セツサ２ａを制御する場合は先づ管理プロセツサ
１より呼処理プロセツサ２ａに対してバスコント
ロールユニツト１０のポーリング制御を介してア
クセスをかけ、アクセスの受付けられた時点でデ
ータ転送を開始する。すなわちメモリ５に蓄積さ
れたデータを直後メモリアクセスDMAにより通
信制御装置４のバツフアメモリ（後述する）に蓄
積した後通信制御装置７ａのバツフアメモリ（後
述する）に蓄積したメモリ８ａに転送を行なう。
メモリ８ａが一杯になつた場合には制御部６，９
ａに対して割込終了通知をかける。
ところで本発明は第１図のごときシステムにお
いてポーリングをかけた後の管理プログラム１と
呼処理プロセツサ２ａ間のデータ転送に関するも
のである。
いてポーリングをかけた後の管理プログラム１と
呼処理プロセツサ２ａ間のデータ転送に関するも
のである。
(c) 従来技術と問題点
第１図のごときシステムにおいてポーリングの
終了管理後プロセツサ１と呼処理プロセツサ２ａ
間のデータ転送を第２図に示す。
終了管理後プロセツサ１と呼処理プロセツサ２ａ
間のデータ転送を第２図に示す。
第２図において第１図と同一ブロツクは第１図
と同一記号にて示し、２２，２８はデータ受信回
路、２３，２９はバツフアメモリ、２４，３０は
データ送信回路、２５，３１はアドレスカウン
タ、２６，３２は転送バイトカウンタ、２７，３
３は一致回路をそれぞれ示す。
と同一記号にて示し、２２，２８はデータ受信回
路、２３，２９はバツフアメモリ、２４，３０は
データ送信回路、２５，３１はアドレスカウン
タ、２６，３２は転送バイトカウンタ、２７，３
３は一致回路をそれぞれ示す。
第２図の回路においてデータ受信回路２２に入
力されたデータはバツフアメモリ２３の０番地か
ら順に書き込まれその書込まれるアドレスはアド
レスカウンタによりカウントアツプされる。一方
において転送されるデータは転送バイトカウンタ
２６によりカウントされる。バツフアメモリ２３
へのデータ受信が終了するとバツフアメモリ２３
の内容はデータ送信回路２４を介して通信制御装
置７ａへ送信されるが、これに先立つて、データ
送信回路２４よりアドレスカウンタ２５へリセツ
ト信号が出され、カウンタの初期設定を行う。そ
の後、データ送信回路２４がバツフアメモリ２３
の内容を読出し、受信側通信制御装置７ａへ送信
する毎に、アドレスカウンタ２５のカウントアツ
プが行われる。このデータ送信動作はアドレスカ
ウンタ２５の値とバイトカウンタ２６の値が一致
回路２７により一致検出されるまで実行される。
力されたデータはバツフアメモリ２３の０番地か
ら順に書き込まれその書込まれるアドレスはアド
レスカウンタによりカウントアツプされる。一方
において転送されるデータは転送バイトカウンタ
２６によりカウントされる。バツフアメモリ２３
へのデータ受信が終了するとバツフアメモリ２３
の内容はデータ送信回路２４を介して通信制御装
置７ａへ送信されるが、これに先立つて、データ
送信回路２４よりアドレスカウンタ２５へリセツ
ト信号が出され、カウンタの初期設定を行う。そ
の後、データ送信回路２４がバツフアメモリ２３
の内容を読出し、受信側通信制御装置７ａへ送信
する毎に、アドレスカウンタ２５のカウントアツ
プが行われる。このデータ送信動作はアドレスカ
ウンタ２５の値とバイトカウンタ２６の値が一致
回路２７により一致検出されるまで実行される。
データ送信回路２４より送信されたデータは通
信制御装置７ａのデータ送信回路２８により受信
され、受信されたデータは通信制御装置４におけ
ると全く同様に処理される。
信制御装置７ａのデータ送信回路２８により受信
され、受信されたデータは通信制御装置４におけ
ると全く同様に処理される。
かかる従来のデータ転送方式は各プロセツサ内
に転送バイトカウンタおよび一致回路を必要とし
構成素子が多くなりまた転送方式が複雑となる。
に転送バイトカウンタおよび一致回路を必要とし
構成素子が多くなりまた転送方式が複雑となる。
(d) 発明の目的
本発明はかかる従来技術の欠点にかんがみ簡単
な回路でデータ転送を行うことのできるプロセツ
サ間データ伝送方式を提供することを目的とする
ものである。
な回路でデータ転送を行うことのできるプロセツ
サ間データ伝送方式を提供することを目的とする
ものである。
(e) 発明の構成
この目的は本発明によれば複数のプロセツサが
通信制御装置と共通バスを介して互いにデータ通
信を行うデータ伝送システムにおいて、送信側通
信制御装置内のデータバツフア用メモリへのデー
タ書込順序と、データ書込後の受信側通信制御装
置へのデータ送出順序とを逆にし、また受信側通
信制御装置内のデータバツフア用メモリへのデー
タ書込順序と、データ受信後のプロセツサ側への
データの読み出し順序を逆にしたことを特徴とす
るプロセツサ間データ伝送方式を提供することに
よつて達成される。
通信制御装置と共通バスを介して互いにデータ通
信を行うデータ伝送システムにおいて、送信側通
信制御装置内のデータバツフア用メモリへのデー
タ書込順序と、データ書込後の受信側通信制御装
置へのデータ送出順序とを逆にし、また受信側通
信制御装置内のデータバツフア用メモリへのデー
タ書込順序と、データ受信後のプロセツサ側への
データの読み出し順序を逆にしたことを特徴とす
るプロセツサ間データ伝送方式を提供することに
よつて達成される。
(f) 発明の実施例
以下本発明の実施例を図面によつて詳述する。
第３図は本発明にかかる方式の実施例を示す図
であり、同図において４１，４５はデータ受信回
路、４２，４６はバツフアメモリ、４３，４７は
データ送信回路、４４，４８はアドレスカウンタ
を示し、なお第１図と同一記号で示したブロツク
は第１図におけると同一対応ブロツクを示す。
であり、同図において４１，４５はデータ受信回
路、４２，４６はバツフアメモリ、４３，４７は
データ送信回路、４４，４８はアドレスカウンタ
を示し、なお第１図と同一記号で示したブロツク
は第１図におけると同一対応ブロツクを示す。
第３図において、データ受信回路４１に受信さ
れたデータはD0に示すように０番地から始まる
ｎ＋１個のデータであり、このデータはデータ受
信回路４１からアドレスカウンタ４４に対するカ
ウントアツプ指示によりバツフアメモリ４２に０
番地から書込まれる。ｎ＋１個のデータ書込みが
終了すると、バツフアメモリ４２よりデータ送信
回路１３を介して通信制御装置７ａへのデータ送
信動作へ移る。
れたデータはD0に示すように０番地から始まる
ｎ＋１個のデータであり、このデータはデータ受
信回路４１からアドレスカウンタ４４に対するカ
ウントアツプ指示によりバツフアメモリ４２に０
番地から書込まれる。ｎ＋１個のデータ書込みが
終了すると、バツフアメモリ４２よりデータ送信
回路１３を介して通信制御装置７ａへのデータ送
信動作へ移る。
この時バツフアメモリ４２からのデータの読出
しにあたつてはデータ送信回路４３からアドレス
カウンタ４４に対するカウントダウン指示により
バツフアメモリ４２のｎ番地から逆に読出され
る。そしてデータ送信回路４３からの出力データ
はD1に示すごとく逆にｎ番地から始まるデータ
となつて通信制御装置７ａへ送られる。
しにあたつてはデータ送信回路４３からアドレス
カウンタ４４に対するカウントダウン指示により
バツフアメモリ４２のｎ番地から逆に読出され
る。そしてデータ送信回路４３からの出力データ
はD1に示すごとく逆にｎ番地から始まるデータ
となつて通信制御装置７ａへ送られる。
通信制御装置７ａ内における動作は装置４にお
ける動作と同様であつて、入力されたｎ番地から
始まるデータD1を０番地から始まるデータD2に
変換して原のデータD0と同じデータを出力する。
ける動作と同様であつて、入力されたｎ番地から
始まるデータD1を０番地から始まるデータD2に
変換して原のデータD0と同じデータを出力する。
(g) 発明の効果
以上詳述に説明したように本発明によれば通信
制御装置において従来必要とされていた転送バイ
トカウンタと一致回路を省略しハードウエアが節
約できるので方式が簡単化され且つ低価格となる
ので本発明は構内交換機のマルチプロセツサシス
テム等に適用してその効果は頗る大である。
制御装置において従来必要とされていた転送バイ
トカウンタと一致回路を省略しハードウエアが節
約できるので方式が簡単化され且つ低価格となる
ので本発明は構内交換機のマルチプロセツサシス
テム等に適用してその効果は頗る大である。
第１図は本発明にかかる方式の適用される交換
機におけるマルチプロセツサシステムのブロツク
図、第２図はプロセツサ間における従来のデータ
伝送方式の１例のブロツク図、第３図はプロセツ
サ間における本発明にかかるデータ伝送方式の１
実施例のブロツク図である。 図面において４１，４５はデータ受信回路、４
２，４６はバツフアメモリ、４３，４７はデータ
送信回路、４４，４８はアドレスカウンタをそれ
ぞれ示す。
機におけるマルチプロセツサシステムのブロツク
図、第２図はプロセツサ間における従来のデータ
伝送方式の１例のブロツク図、第３図はプロセツ
サ間における本発明にかかるデータ伝送方式の１
実施例のブロツク図である。 図面において４１，４５はデータ受信回路、４
２，４６はバツフアメモリ、４３，４７はデータ
送信回路、４４，４８はアドレスカウンタをそれ
ぞれ示す。
Claims (1)
- １ 複数のプロセツサが通信制御装置と共通バス
を介して互いにデータ通信を行うデータ伝送シス
テムにおいて、送信側通信制御装置内のデータバ
ツフア用メモリへのデータ書込順序と、データ書
込後の受信側通信制御装置へのデータ送出順序と
を逆にし、また受信側通信制御装置内のデータバ
ツフア用メモリへのデータ書込順序と、データ受
信後のプロセツサ側へのデータの読み出し順序を
逆にしたことを特徴とするプロセツサ間データ伝
送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223127A JPS60117844A (ja) | 1983-11-29 | 1983-11-29 | プロセッサ間デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223127A JPS60117844A (ja) | 1983-11-29 | 1983-11-29 | プロセッサ間デ−タ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60117844A JPS60117844A (ja) | 1985-06-25 |
| JPH0225582B2 true JPH0225582B2 (ja) | 1990-06-04 |
Family
ID=16793231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58223127A Granted JPS60117844A (ja) | 1983-11-29 | 1983-11-29 | プロセッサ間デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117844A (ja) |
-
1983
- 1983-11-29 JP JP58223127A patent/JPS60117844A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60117844A (ja) | 1985-06-25 |
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