JPH02256341A

JPH02256341A - ワード同期を回復する同期回復回路

Info

Publication number: JPH02256341A
Application number: JP1330301A
Authority: JP
Inventors: Akio Kosaka; 明雄小坂; Takashi Kawakami; 川上　孝志
Original assignee: Tokyo Sanyo Electric Co Ltd; Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Priority date: 1988-12-20
Filing date: 1989-12-20
Publication date: 1990-10-17
Anticipated expiration: 2012-05-14
Also published as: JP2609934B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野この発明は、同期回復回路およびこれを用いた無線通信
装置に関し、より特定的には、セルラ方式の通信システ
ムにおいて、受信したデータ信号中のワード同期キャラ
クタを検出してワード同期を回復する同期回復回路およ
びこのような同期回復回路を用いた、たとえば自動車電
話や携帯電話のような無線通信装置に関する。

（ロ）従来の技術従来、自動車電話や携帯電話のような移動無線電話とし
て、セルラ方式による通信システムが広く利用されてい
る。このようなセルラ方式の通信システムにおいては、
カバーすべき地域が多数のセルに分割され、各セルごと
に、無線基地局が設けられるとともに１グループのチャ
ネルが割当てられる。そして、各セルのカバー範囲を小
さく保つとともに、基地局の送信出力を小さくすること
により、周波数の頻繁な再使用が可能となり、加入者の
増大を図ることができる。

この様なセルラ方式の通信システムにおいて、無線通信
装置を備えた移動局、たとえば自動車電話装置を備えた
自動車が、成るセルから別のセルへ移動したときなどに
は、該当する無線基地局と当該自動車電話装置との間で
、完全な通信を行なうために、チャネル変更等各種のデ
ジタル制御が実行される。

各無線基地局は、２つのタイプの無線チャネルを有して
おり、一方は上述のような各種デジタル制御のための双
方向コントロールチャネルであり、他方は電話の会話の
ための双方向ボイスチャネルである。

このような双方向通信のために４つの信号路が用いられ
る。すなわち、コントロールチャネルには、無線基地局
から各移動局への通信に用いられるフォワードコントロ
ールチャネル移動局から無線基地局への通信に用いられるリバースコ
ントロールチャネル（Ｒ　Ｃ　Ｃ　）トがアリ、主とし
てボイスチャネルが確立する前に各種制御に用いられ、
会話のためには用いられない。また、ボイスチャネルに
は、無線基地局から各移動局への通信に用いられる７オ
ワードボイスチヤネル（ＦＯＶＣ）と、各移動局から無
線基地局への通信に用いられるリバースボイスチャネル
（ＲＶＣ）とがある。

これらのチャネルにおいては、メツセージまたはデータ
信号はワード同期キャラクタを有しており、所定のワー
ドレートおよびビットレートで送信される。したがって
、移動局の無線通信装置においては、受信したデータ信
号からまずワード同期キャラクタを検出してワード同期
の回復を図る必要がある。このため、従来の無線通信装
置においては、たとえば米国特許第４，０２９，９００
号に開示されているように、データ信号からワード同期
キャラクタを検出してワード同期を回復する同期回復回
路が設けられており、この同期回復回路では、検出され
たワード同期キャラクタに基づくワード同期信号が、デ
ータ処理用の制御回路に供給されてワード同期の回復が
行なわれる。

しかしながら、従来の同期回復回路では、ノ１−ド構成
上、ワード同期信号をシリアルに制御回路に与えるよう
に構成されている。したがって、このようにシリアルな
ワード同期信号に基づいてワード同期の回復を図るため
には、データ信号もまたシリアルに制御回路に与えられ
なければならない。制御回路は、ワード同期信号および
データ信号をともにシリアルに受取り、ワード同期位置
確定後のデータ信号を有効データとして取込んで使用す
る。この様な構成においては、セルラ方式の通信システ
ムのようにデータ速度が速い場合、ワード同期がとれて
からデータ信号を読み込むようにすると、データの欠落
が起こることがある。

したがって、制御回路は、データ信号を常にアクセスす
る必要があり、その間は他の処理、たとえばキースキャ
ン、ＬＣＤ表示、ＡＦ（アナログ周波数）処理、無線機
能処理等を実行できず、移動局として必要な各種処理を
高速で行なうことができないという問題点があった。

また、このような問題点を解決するために、制御回路を
２個のマイクロプロセッサで構成し、−方で受信データ
の同期回復処理を行ない、他方でキースキャン等の他の
処理を行うようにすれば、２個のマイクロプロセッサ相
互間の通信制御（たとえば通信プロトコルの決定）およ
びタイミング制御などの複雑な制御が新たに必要となる
という問題点があった。

一方、データ信号をシリアルからパラレルに変換してか
ら制御回路に供給する技術が提案されており、特開昭６
３−２４５０３２号に開示されている。しかしながら、
ワード同期信号がシリアルに供給されている以上、パラ
レルなデータ信号の同期位置の確認はそのままでは不可
能であり、制御回路において何らかのソフトウェア的手
法による処理が必須となる。したがってこのような技術
では、無線通信装置の高速の動作は困難である。

（ハ）発明が解決しようとする課題この発明の目的は、セルラ方式の通信システムにおいて
、無線通信装置の各種処理の高速化を図ることである。

この発明の他の目的は、移動局としての無線通信装置に
おいて、パラレルな信号処理による受信データのワード
同期の回復を可能にすることである。

（ニ）課題を解決するための手段この発明は、要約すれば、所定のワード同期キャクタを
含むシリアルデータをｎ（ｎは２以上の整数）ビットの
第１のパラレルデータに変換するとともにこの第１のパ
ラレルデータ中のワード同期位置を示すｎビットの第２
のパラレルデータを発生し、これら第１および第２のパ
ラレルデータに基づいてシリアルデータのワード同期の
回復を行なうようにしたものである。

（ホ）作用本発明は、以上の様に構成したものであり、受信データ
信号と、そのワード同期位置を示すワード同期信号とを
ともにパラレルデータとして処理することになる。

（へ）実施例以下に、この発明の一実施例について、図面を参照して
説明する。なお、ここで説明する実施例は、前述した信
号路のうち、フォワードコントロールチャンネル（ＦＯ
ＣＣ）に本発明を適用した場合を示すものである。この
フォワードコントロールチャネルにおいては、無線基地
局からフォワードコントロールチャネルメツセージ（ベ
ースバンドデータ信号）が送信され、これを受信した移
動局（無線通信装置）は、メツセージに従って登録、チ
ャネル変更等の各種処理を実行する。

第１図は、このような７才ワードコントロールチャネル
メツセージの代表的なフォーマットを示す図である。こ
のメツセージは大きくは、ビット同期フィールドと、ワ
ード同期フィールドと、データメツセージとから構成さ
れる。より詳細に説明すると、ビット同期フィールドは
、第２図（ａ）に示すように、１０ビツトのフィールド
であり、１と０とが交互に配されている（ドツティング
として知られている）。次に、ワード同期フィールドは
、第２図（ｂ）に示すように、１１ビツトのフィールド
であり、音声メツセージにおいて発生しにくいビット配
列を有している。たとえば、アメリカ合衆国においては
、第２図（ｂ）に示すように“１１１０００１００１０
”という配列を具備している。次に、データメツセージ
は、各々４０ビツトデータメツセージＡおよびＢを含み
ζそれぞれ、交互に５回ずつ繰返される。（それぞれ、
Ａ１〜Ａ、およびＢ、〜Ｂ、として表わされる）。この
ようにデータメツセージを５回ずつ繰返すのは、誤り訂
正のためであり、受信データ間に相違があるときに、３
１５以上の一致により、すなわち多数決により、データ
の有効性を判断するためである。

なお、第１図および第２図において図示されていないが
、ビット同期フィールド、ワード同期フィールドおよび
各データメツセージにおいて、１０ビツトごとに１ビツ
トのビジー−アイドルビットが付加されている。、この
ビジー−アイドルビットは、当該メツセージの送信元で
ある無線基地局の受入状態すなわちリバースコントロー
ルチャネル（ＲＣＣ）の空き状態を移動局に知らせるた
めのものである。したがって、ビット同期フィールド、
ワード同期フィールドおよびデータメツセージは実際に
は、それぞれ、１１ビツト、１２ビツトおよび４４ビツ
トで構成されることになる。そして、第１図に示したメ
ツセージは、たとえばアメリカ合衆国においては、周知
のマンチェスタ符号化が施されて、１０キロビット／秒
の速度で転送される。

次に、第３図は、この発明の一実施例である、セルラ方
式における移動局としての無線通信装置の概略ブロック
図である。第３図において、アンテナ３は、アンテナ共
用器４をして、受信機１および送信機２に接続されてい
る。受信機１は、アンテナ３で受信した、無線局からの
信号をＦＭ復調する。そして、受信機１は、図示しない
弁別器を用いて、７オワードコントロールチヤネルデー
タ信号をデータ受信機６に与えるとともに、フォワード
ボイスチャネルの受信音声信号を音声処理部５に与える
。データ受信機６は、与えられたＦＣＣのメツセージか
らワード同期キャラクタを検出し、ワード同期信号をデ
ータ信号とともに、８ビツトマイクロプロセツサからな
る制御回路８に与える。制御回路８は、与えられたワー
ド同期信号に基づいてデータ信号の同期位置を確認した
後、データ信号に従う各種制御を実行する。

制御回路８はその他にも、キーマトリックス１１やＬＣ
Ｄドライバ１２などに対して必要な処理および制御を行
なう。一方、音声処理部５は、与えられたＦＯＶＣの受
信音声信号を増幅し、ハンドセットのスピーカ１０に与
える。これにより移動局のユーザは、相手方からの通話
を受けることができる。なお、制御回路８は、音声処理
部５に対してもミューティング指示等の制御を行なう。

データ送信機７は、制御回路８からのデータ信号をマン
チェスタ符号化し、ＲＣＣのメツセージとして送信機２
に与える。一方、音声処理部５は、マイクロホン９を介
して与えられた・ユーザの音声信号を処理し．ＲＶＣの
送信音声信号として送信機２に与える。送信機２はこれ
らのメツセージをＦＭ変調し、アンテナ３によって、基
地局に送信する。

なお、各セルの無線基地局は、図示しない移動電話交換
局（ＭＴＳＯ）に従来の地上回線またはマイクロウェー
ブ網を介して接続される。このＭＴＳＯはさらに、公衆
交換電話網（ＰＳＴＮ）に接続され、移動無線電話とＰ
ＳＴＮとのインターフェイスが達成される。

次に、第４図は、第３図に示したデータ受信機６の内部
機構を示すブロック図であり、第５図ないし第１０図は
、その各部の詳細を示すブロック図である。また、第１
１図は、データ受信機６の各信号を示すタイミングチャ
ートであり、第１２図はその動作原理を模式的に説明す
る図である。

まず、無線基地局（図示せず）がら送信されたフォワー
ドコントロールチャネルメツセージ受信機１でＦＭ復調
され、ＬＰＦ１３で抽出される。ＬＰＦ１３で抽出され
たアナログのフォワードコントロールチャネルメツセー
ジは、リミッタ６０１によってデジタル化された後、マ
ンチェスタ符号形式のデータ信号として、クロック信号
発生回路６０２と、マンチェスタ復号器６０３とに与え
られる。クロック信号発生回路６０２は、周知のＰＬＬ
回路で形成され、マンチェスタ符号形式のデータ信号に
ビット同期したクロック信号ＲＴ（第１１図（ｂ））を
発生する。このクロック信号ＲＴは、マンチェスタ復号
！６０３およびインバータ６０７に与えられる一方で、
後述する遅延回路６０８およびワード同期検出用シフト
レジスタ６２１にも与えられる。また、マンチェスタ復
号＠６０３は、データ信号とクロック信号ＲＴとに応じ
て、マンチェスタ符号形式のデータ信号をＮＲＺ形式の
データ信号（ｉｌ１図（ａ））に変換し、シリアル−パ
ラレル変換器６０４に与える。このシリアル−パラレル
変換器６０４は、１６ビツトのシフトレジスタとしての
機能を有しており、マンチェスタ復号器６０３からのシ
リアルなＮＲＺｆ’−９を１６ビツトのパラレルデータ
に変換する。

第５図は、このシリアル−パラレル変換器６。

４の構成を示す図である。第５図に示すように、シリア
ル−パラレル変換器６０４は、２つの８ビツトシフトレ
ジスタ６０５および６０６で構成され、各シフトレジス
タのクロック端子には、第４図のインバータ６０７の出
力ＲＴ（第１１図（Ｃ））が供給される。したがって、
シフトレジスタ６。

５および６０６はともに、「〒のタイミングで動作する
。すなわち、シフトレジスタ６０５は、ＲＴのタイミン
グで、ＮＲＺデータを逐次読込むとともに、出力Ｑ，を
シフトレジスタ６０６のデータ入力に与える。そしてこ
のシフトレジスタ６０６も、ＲＴのタイミングでシフト
レジスタ６０５の出力Ｑ，を逐次読込む。この結果、マ
ンチェスタ復号５６０３からのＮＲＺデータは１６ビツ
トのパラレルデータＱ．〜Ｑ　ＩＩに変換され、そのう
ち、シフトレジスタ６０５から出力される８ビットデー
タＱ．〜Ｑ，が遅延回路６０８およびワード同期検出回
路６１１の双方に与えられ、シフトレジスタ６０６から
出力される８ビットデータＱ．〜Ｑ　１１がワード同期
検出回路６１１に与えられる。

なお、第６図は、第５図に示した８ビツトシフトレジス
タ６０５または６０６の構成を示す図であり、直列に接
続された８個のフリップ７０ツブから構成されている。

第４図に戻ると、シリアル−パラレル変換器６０４の１
６ビツトの出力は、ワード同期検出回路６１１に印加さ
れる。このワード同期検出回路６１１は、これらのデー
タに基づいて、ワード同期キャラクタを検出する。より
詳細に説明すると、ワード同期検出回路６１１は、第１
図および第２図に示した１０ビツトのビット同期フィー
ルドのうちの最後の４ビツトと、１１ビツトのワード同
期フィールドとから構成される、１５ビツトのワード同
期キャラクタ“１０１０（ビット同期フィールド）１１
１０００１００１０（ワード同期フィールド）″を検出
する。なお、−船釣には、１０ビツトのワード同期フィ
ールドのみでワード同期キャラ、フタを構成するように
してもよいが、上述のように本来のワード同期フィール
ド１０ビツトに、ビット同期フィールドの最後の・４ビ
ツトを付加してワード同期キャラクタのビット数の増大
を図ることで、ワード同期キャラクタがデータメツセー
ジ部分のデータと偶然一致する確率を下げ、ワード同期
検出の精度を上げるようにしている。そして、ワード同
期検出回路６１１の出力信号は、クロック信号ＲＴのタ
イミングで、ワード同期検出用シフトレジスタ６２１に
読込まれる。

ｆｓｒ図は、これらワード同期検出回路６１１およびワ
ード同期検出用シフトレジスタ６２１の詳細を示す図で
ある。第７図において、ワード同期検出回路６１１は、
インバータ６１２〜６１９と、ＡＮＤゲート６２０とで
構成される。ＡＮＤゲート６２０は，シリアル−パラレ
ル変換器６０４の出力であるＱ、、Ｑイ＋　ｋ　Ｑ＃＊
　Ｑ＋ａｗ　Ｑｌ、およびＱ　１１と、出力であるＱ　
Ｏｒ　Ｑ　Ｓｔ　Ｑ　ｌ＋　Ｑ　ｍｅ　Ｑ　＠＊Ｑ　？
＋　　Ｑ　ｌ　ｍおよびＱ、を反転した信号との論理積
をとる。なお、シリアル−パラレル変換器６０４の出力
Ｑ　１１は、前述したとシー−アイドルビットであり、
ワード同期に無関係なため、この出力Ｑ　ＩＩはＡＮＤ
ゲート６２０には接続されない。したがって、シリアル
−パラレル変換器６０４の出力Ｑ　ＩＳ〜Ｑ　１１およ
びＱｌ。〜Ｑ０の値が、上述した１５ビツトのワード同
期キャラクタである“１０１０１１１０００１００１０
”となったときにのみ、ＡＮＤゲート６２０の入力はす
べて“１′″となり、ＡＮＤゲート６２０からは、ワー
ド同期キャラクタの検出を示す出力“１”が得られる。

このＡＮＤゲート６２０の出力は、第７図に示すように
８ビツトのシフトレジスタであるワード同期検出用シフ
トレジスタ６２１に、クロック信号ＲＴのタイミングで
、すなわちＲＴに対して半周期遅れて、逐次読込まれ、
８ビツトパラレルデータＷＳ０〜ＷＳ、に変換される。

そして、この８ビツトパラレルデータＷＳ０〜ＷＳ、は
、ワード同期検出用出力ポートロ２２に与えられる。出
力ポートロ２２は、インバータ６０７の出力ＲＴを分周
器６１０で８分周した出力ＲＴ８（第１１図（ｄ））の
タイミングで、８ビツト入カデータを同時にラッチする
。

一方、シリアル−パラレール変換機６０４の８ビツトシ
フトレジスタ６０５の出力Ｑ、〜Ｑ、は、遅延回路６０
８に与えられる。遅延回路６０８は、第８図に示すよう
に８つのフリップフロップで構成される８ビツトバツフ
アレジスタであり、上述のワード同期検出用シフトレジ
スタ６２１と同様に、ＲＴに対して半周期遅れたクロッ
ク信号ＲＴのタイミングで、８ビットデータＱ、〜Ｑ、
を同時に読込む。すなわち、この８ビツトレジスタ６０
８は、ワード同期検出用シフトレジスタ６２１との同期
をとるために設けられたタイミングレジスタである。そ
して、このシフトレジスタ６０８の出力ＲＤ　ｅ〜ＲＤ
　ｔは、受信データ出力ポートロ０９に与えられる。出
力ポートロ０９は、上述の出力ポートロ２２と同様に、
分周＠６１０の出力であるＲＴ８のタイミングで、８ピ
ツト入力データを同時にラッチする。

出力ポートロ０９および６２２からの読出しは、２ビツ
トのアドレス線６２４からのアドレス信号ＡＲＤおよび
ＡＷＳと、読出信号ＲＤとに応じて行なわれ、各出力ポ
ートの出力は、８ビツトのデータバス６２３を介して、
第３図の制御回路８に伝えられる。

第９図は、これら出力ポートロ０９および６２２の詳細
を示すブロック図である。第９図において、出力ポート
ロ０９は、分周回路６１０からのクロックＲＴ８のタイ
ミングで、遅延回路６０８の８ビット出力ＲＤ、〜ＲＤ
、をラッチする８ビツトのスリーステートバッファレジ
スタ６０９ａｅ含み、読込まれたデータは、読出信号Ｒ
Ｄとアドレス信号ＡＲＤとに応じて、８ビツトのデータ
信号Ｄ０〜Ｄ、として、８ビツトデータバス６２３に読
出される。また、出力ポートロ２２もまた、クロックＲ
Ｔ８のタイミングで、ワード同期検出用シフトレジスタ
６２１の８ビット出力ＷＳ０〜ＷＳ、をラッチする８ビ
ツトのスリーステートバッファレジスタ６２２ａを含み
、読込まれたデータは、読出信号■と、アドレス信号Ａ
ＷＳとに応じて、８ビツトのデータ信号として、８ビツ
トデータバス６２３に読出される。

第１０図は、第９図のスリニステートバッファレジスタ
６０９α又は６２２ωの構成を示す図であり、並列に設
けられた８個のフリップフロップと、フリップフロップ
のＱ出力ごとに設けられたゲートとを備えている。８ビ
ツトデータバス６２３を介する短絡を防止するため、出
力ポートロ０９および６２２は、異なるタイミングで順
次出力能動化が指令されたときにのみそのゲートが開き
、バッファレジスタ内のデータがデータバス６２３に読
出されるように構成されている。

第１２図（ａ）は、受信データ出力ポートロ０９から８
ビツトごとにパラレルに出力されるＮＲＺデータを示し
、第１２図（ｂ）は、ワード同期検出用出力ポートロ２
２から８ビツトごとにパラレルに出力されるワード同期
データを示している。上述の説明および第１２図から明
らかなように、出力ポートロ２２から出力される同期デ
ータは、出力ポートロ０９からの出力信号中のワード同
期位置に対応する位置にワード同期確定フラグ１”を有
する。

次に、第１３図は、第３図の制御回路８とその周辺のユ
ニットとの接続関係を示す図であり、この制御回路８は
、第１３図に示すようにマイクロコンピュータで実現さ
れる。制御回路８は、データ受信機６から、クロック「
〒１を割込要求として受けるとともに、データバス６２
３を介して、上述の８ビツトの受信データまたは同期デ
ータＤ、〜Ｄ、を受ける。制御回路８は一方で、２ビツ
トのアドレス線６２９を介して、データ受信機６に前述
のアドレス信号π百１およびＴＷ３を与える。

制御回路８はまた、前述の出力ポートロ０９および６２
２に対する読出信号ＲＤを与える。さらに制御回路８は
、音声処理部５と、データ送信ａ７と、ＬＣＤドライバ
１２とに必要な信号を供給してそれらの動作を制御し、
さらにキーマトリックス１１の操作をモニタする。

次に、第１４図は、制御回路８の動作を説明するフロー
チャートである。以下に、第１３図および第１４図を参
照して、制御回路８の動作について説明する。

まず、制御回路８は、図示しないフラグレジスタＦをリ
セットしくステップ５−１）、データ受信機６内の分周
器６１０からの出力信号ＲＴ８に基づき、割込要求があ
るか否かを判断する（ステップ５−２）。そして、要求
があれば、キースキャン、ＬＣＤ駆動、音声処理等の他
の処理を中断し、データバス６２３を介してデータ受信
機６から送られてくる８ビツトの受信データ（第１２図
（ａ））および８ビツトの同期データ（第１２図（ｂ）
）を読込む（ステップ５−３）。そして、読込んだ８ビ
ツトの同期データ中に、第１２図（ｂ）に示すようなワ
ード同期確定フラグ１”が含まれるか否かが判断され（
ステップ５−４）、なければステップＳ−９を介してス
テップＳ−２に戻る。

一方、ステップＳ−４において、同期データ中にワード
同期確定フラグが含まれていると判断されると、さらに
そのフラグのビット位置が検出され（ステップ５−５）
、そのビット位置以降の受信データが有効データとして
制御回路８内のメモリにストアされる（ステップ５−６
）。このように、−旦ワード同期が確立されると、前述
のフラグレジスタＦにフラグが立てられる（ステップ５
−７）。

以後、割込要求があると（ステップ５−２）、ワード同
期確定フラグの有無に関係なく、受信データをメモリに
ストアしくステップＳ−６，Ｓ−１Ｏ）、すべての受信
データの読込みが完了すると（ステップＳ−１１）、ビ
ジー−アイドルビットの削除や誤り訂正等のデータ処理
が実行される（ステップＳ−１２）。なお、ステップ５
−１１における読込完了の判定は、１ワード（８ビツト
）のデータが取込まれるごとにインクリメントされるワ
ードカウンタを設け、その計数値を監視することにより
可能である。

次に、第１５図は、制御回路８の処理の他の例を示すフ
ローチャートである。ｔｊＥ１５図に示した例では、割
込要求があると判断されると（ステップＳ−１２）、ま
ず受信データおよび同期データをすべて読込み、第１２
図に示すようにそれぞれのデータビットを１対１で対応
させながら制御回路８内のメモリにすべてストアする（
ステップＳ−２２）。そして、読み込み終了後、ワード
同期確定フラグが“１”の位置を検出しくステップＳ　
−２３，２４）、ストアされているデータのうち検出さ
れたフラグ位置以降の受信データにより各種データ処理
が実行される（ステップＳ−２５）。なお、上述の実施
例においては、フオワードコントロールチャネルメッセ
ージの受信系におけるワード同期の回復に本発明を適用
した場合について説明したが、７オワードボイスチヤネ
ルのメツセージの同期回復についても、上述した回路と
同じ構成の回路を用いて適用することは可能である。

（ト）発明の効果本発明は、以上の様に、ワード回復位置を示すワード同
期データと受信データとをともにパラレルデータとして
処理しているので、ワード同期の回復を迅速に行なうこ
とができ、ひいては無線通信装置としての各種処理を高
速で行なうことが可能となる。

【図面の簡単な説明】

第１図は、フォワードコントロールチャネルメツセージ
の代表的なフォーマットを示す図である。第２図（ａ）
および（ｂ）は、それぞれ、ビット同期フィールドおよ
びワード同期フィールドの具体例を示す図である。第３
図は、この発明の一実施例である無線通信装置を示す概
略ブロック図である。第４図は、第３図に示した無線通
信装置中のデータ受信機の内部構成を示すブロック図で
ある。第５図は、第４図に示したシリアル−パラレル変
換器の詳細を示す図である。第６図は、第５図に示した
８ピツトシフトレジスタの詳細を示すブロック図である
。第７図は、第４図に示したワード同期検出回路および
ワード同期検出用シフトレジスタの詳細を示すブロック
図である。第８図は、第４図に示した遅延回路の詳細を
示すブロック図である。第９図は、第４図に示した受信
データ出力ポートおよびワード同期検出出力ポートの詳
細を示すブロック図である。第１０図は、第９図に示し
たスリーステートバッファレジスタの構成を示すブロッ
ク図である。第１１図は、第４図に示した回路の動作を
説明す・るタイミングチャートである。第１２図は、第
４図に示した回路の動作原理を模式的に説明する図であ
る。第１３図は、第３図に示した制御回路の詳細を示す
ブロック図である。第１４図は、第１３図に示したマイ
クロコンピュータの動作を説明するフローチャートであ
る。第１５図は、第１３図に示したマイクロコンピュー
タの処理の他の例を示すフローチャートである。（１）・・・受信機、（２）・・・送信機、（６）・・
・データ受信機、（７）・・・データ送信機、（８）・
・・制御回路。出願人　三洋電機株式会社外１名代理人　弁理士　西野卓嗣（外２名）第１図第２図第５図＝係第図第図第９図第１１図第１２図ｂ。ｂ。ｂ。ｂ。ｂ。ｂ。ｂ！ｂ。ｂ。ｂ。ｂ。ｂ。確定フラグ第３図第１４図

Claims

【特許請求の範囲】

（１）所定のワード同期キャラクタを含むシリアルデー
タのワード同期を回復する同期回復回路において、前記
シリアルデータをｎ（ｎは２以上の整数）ビットの第１
のパラレルデータに変換するデータ変換手段（６０４）
、前記第１のパラレルデータ中のワード同期位置を示す
ｎビットの第２のパラレルデータを発生する同期データ
発生手段（６０４、６１１、６２１）、および前記第１
および第２のパラレルデータに基づいて、前記シリアル
データのワード同期の回復を行なう制御手段（８）を有
することを特徴とする同期回復回路。
（２）前記データ変換手段は、前記シリアルデータを、
所定の第１のクロック信号（＠ＲＴ＠）のタイミングで
前記第１のパラレルデータに変換する第１のシリアル−
パラレル変換手段（６０５）を含み、前記同期データ発
生手段は、前記シリアルデータを、前記第１のクロック
信号のタイミングで、前記同期キャラクタのビット数に
対応するｍ（ｍは整数）ビットの第３のパラレルデータ
に変換する第２のシリアル−パラレル変換手段（６０５
、６０６）と、前記第３のパラレルデータが前記所定の
ワード同期キャラクタに一致することを判定する手段（
６１１）と、前記一致判定手段出力を、前記第１のクロ
ック信号を遅延させた第２のクロック信号（ＲＴ）のタ
イミングで前記第２のパラレルデータに変換する第３の
シリアル−パラレル変換手段（６２１）とを含むことを
特徴とする特許請求の範囲第１項記載の同期回復回路。
（３）前記第１のシリアル−パラレル変換手段から出力
される前記第１のパラレルデータを、前記第２のクロッ
ク信号のタイミングでラッチする遅延手段（６０８）を
さらに備えることを特徴とする特許請求の範囲第２項記
載の同期回復回路。
（４）前記遅延手段から出力される前記第１のパラレル
データを、前記第１のクロック信号をｎ分周した第３の
クロック信号（＠ＲＴ８＠）のタイミングでラッチする
第１のラッチ手段（６０９）と、前記第３のシリアル−
パラレル変換手段から出力される前記第２のパラレルデ
ータを前記第３のクロック信号のタイミングでラッチす
る第２のラッチ手段（６２２）とをさらに備えることを
特徴とする特許請求の範囲第３項記載の同期回復回路。
（５）前記制御手段は、前記第３のクロック信号に応じ
て、前記第１および第２のラッチ手段にそれぞれラッチ
されている第１および第２のパラレルデータを読込む割
込処理を実行する手段を含むことを特徴とする特許請求
の範囲第４項記載の同期回復回路。
（６）前記第１および第２のパラレルデータは、異なる
タイミングで前記制御手段に読込まれることを特徴とす
る特許請求の範囲第５項記載の同期回復回路。
（７）前記制御手段は、前記割込処理の実行時以外のと
きには、ワード同期の回復以外の処理を実行することを
特徴とする特許請求の範囲第５項記載の同期回復回路。
（８）前記制御手段は、記憶手段と、前記読込んだ第２
のパラレルデータ中に、ワード同期位置を示す同期確定
ビットが含まれているか否かを判断する手段と、前記同
期確定ビットが含まれていることが判断された場合、前
記第１のパラレルデータ中の、前記同期確定ビットに対
応するビット以降のデータを有効データとして前記記憶
手段に記憶する手段とを含むことを特徴とする特許請求
の範囲第５項記載の同期回復回路。
（９）前記制御手段は、記憶手段と、前記読込んだ第１
および第２のパラレルデータを、それぞれのデータビッ
トを１対１で対応させて、前記記憶手段に記憶させる手
段と、前記記憶手段に記憶した第２のパラレルデータ中
に、ワード同期位置を示す同期確定ビットが含まれてい
るか否かを判断する手段と、前記同期確定ビットが含ま
れていることが判断された場合、前記第１のパラレルデ
ータ中の、前記同期確定ビットに対応するビット以降の
データを有効なデータとしてデータ処理に用いる手段と
を含むことを特徴とする特許請求の範囲第５項に記載の
同期回復回路。
（１０）前記第１のシリアル−パラレル変換手段は、ｎ
ビットのシフトレジスタを含むことを特徴とする特許請
求の範囲第２項記載の同期回復回路。
（１１）前記第２のシリアル−パラレル変換手段は、ｍ
ビットのシフトレジスタを含むことを特徴とする特許請
求の範囲第２項記載の同期回復回路。
（１２）前記一致判定手段は、ｍ個の入力を有する論理
回路手段を含むことを特徴とする特許請求の範囲第２項
記載の同期回復回路。
（１３）前記第３のシリアル−パラレル変換手段は、ｎ
ビットのシフトレジスタを含むことを特徴とする特許請
求の範囲第２項記載の同期回復回路。
（１４）前記遅延手段は、ｎビットのバッファレジスタ
を含むことを特徴とする特許請求の範囲第３項記載の同
期回復回路。
（１５）前記第１および第２のラッチ手段は、それぞれ
、前記制御手段によって読出しが制御されるｎビットの
スリーステートバッファレジスタを含むことを特徴とす
る特許請求の範囲第４項記載の同期回復回路。
（１６）前記シリアルデータは、セルラ方式通信システ
ムにおけるフォワードコントロールチャネルメッセージ
であることを特徴とする特許請求の範囲第１項記載の同
期回復回路。
（１７）前記シリアルデータは、セルラ方式通信システ
ムにおけるフォワードボイスチャネルメッセージである
ことを特徴とする特許請求の範囲第１項記載の同期回復
回路。
（１８）無線基地局から送信されたデータを受信する機
能を少なくとも有する無線通信装置において、前記送信
されたデータを受信復調する手段（３、４、１）、前記
受信したデータから、所定のワード同期キャラクタを含
むシリアルデータを取出す手段（１３、６０１、６０２
、６０３）、および前記シリアルデータのワード同期を
回復する同期回復手段を具備し、ここで前記同期回復手
段は、前記シリアルデータをｎ（ｎは２以上の整数）ビ
ットの第１のパラレルデータに変換するデータ変換手段
（６０４）と、前記第１のパラレルデータ中のワード同
期位置を示すｎビットの第２のパラレルデータを発生す
る同期データ発生手段（６０４、６１１、６２１）と、
前記第１および第２のパラレルデータに基づいて、前記
シリアルデータのワード同期の回復を行ない、ワード同
期が回復されたデータに基づいて必要な処理を行なう制
御手段（８）とを含むことを特徴とする無線通信装置。
（１９）前記データ変換手段は、前記シリアルデータを
、所定の第１のクロック信号（＠ＲＴ＠）のタイミング
で前記第１のパラレルデータに変換する第１のシリアル
−パラレル変換手段（６０５）を含み、前記同期データ
発生手段は、前記シリアルデータを、前記第１のクロッ
ク信号のタイミングで前記同期キャラクタのビット数に
対応するｍ（ｍは整数）ビットの第３のパラレルデータ
に変換する第２のシリアル−パラレル変換手段（６０５
、６０６）と、前記第３のパラレルデータが前記所定の
ワード同期キャラクタに一致することを判定する手段（
６１１）と、前記一致判定手段出力を、前記第１のクロ
ック信号を遅延させた第２のクロック信号（ＲＴ）のタ
イミングで前記第２のパラレルデータに変換する第３の
シリアル−パラレル変換手段（６２１）とを含むことを
特徴とする特許請求の範囲第１９項記載の無線通信装置
。
（２０）前記第１のシリアル−パラレル変換手段から出
力される前記第１のパラレルデータを、前記第２のクロ
ック信号のタイミングでラッチする遅延手段（６０８）
をさらに備えることを特徴とする特許請求の範囲第１９
項記載の無線通信装置。
（２１）前記遅延手段から出力される前記第１のパラレ
ルデータを、前記第１のクロック信号をｎ分周した第３
のクロック信号（＠ＲＴ８＠）のタイミングでラッチす
る第１のラッチ手段（６０９）と、前記第３のシリアル
−パラレル変換手段から出力される前記第２のパラレル
データを前記第３のクロック信号のタイミングでラッチ
する第２のラッチ手段（６２２）とさらに備えることを
特徴とする特許請求の範囲第２０項記載の無線通信装置
。
（２２）前記制御手段は、前記第３のクロック信号に応
じて、前記第１および第２のラッチ手段にそれぞれラッ
チされている第１および第２のパラレルデータを読込む
割込処理を実行する手段を含むことを特徴とする特許請
求の範囲第２１項記載の無線通信装置。
（２３）前記第１および第２のパラレルデータは、異な
るタイミングで前記制御手段に読込まれることを特徴と
する特許請求の範囲第２２項記載の無線通信装置。
（２４）前記制御手段は、前記割込処理の実行時以外の
ときには、ワード同期の回復以外の処理を実行すること
を特徴とする特許請求の範囲第２２項記載の無線通信装
置。
（２５）前記制御手段は、記憶手段と、前記読込んだ第
２のパラレルデータ中に、ワード同期位置を示す同期確
定ビットが含まれているか否かを判断する手段と、前記
同期確定ビットが含まれていることが判断された場合、
前記第１のパラレルデータ中の、前記同期確定ビットに
対応するビット以降のデータを有効データとして前記記
憶手段に記憶する手段とを含むことを特徴とする特許請
求の範囲第２２項記載の無線通信装置。
（２６）前記制御手段は、記憶手段と、前記読込んだ第
１および第２のパラレルデータを、それぞれデータビッ
トを１対１で対応させて、前記記憶手段に記憶させる手
段と、前記記憶手段に記憶した第２のパラレルデータ中
に、ワード同期位置を示す同期確定ビットが含まれてい
るか否かを判断する手段と、前記同期確定ビットが含ま
れていることが判断された場合、前記第１のパラレルデ
ータ中の、前記同期確定ビットに対応するビット以降の
データを有効データとしてデータ処理に用いる手段とを
含むことを特徴とする特許請求の範囲第２２項記載の無
線通信装置。
（２７）前記第１のシリアル−パラレル変換手段はｎビ
ットのシフトレジスタを含むことを特徴とする特許請求
の範囲第１９項記載の無線通信装置。
（２８）前記第２のシリアル−パラレル変換手段はｍビ
ットのシフトレジスタを含むことを特徴とする特許請求
の範囲第１９項記載の無線通信装置。
（２９）前記一致判定手段は、ｍ個の入力を有する論理
回路手段を含むことを特徴とする特許請求の範囲第１９
項記載の無線通信装置。
（３０）前記第３のシリアル−パラレル変換手段は、ｎ
ビットのシフトレジスタを含むことを特徴とする特許請
求の範囲第１９項記載の無線通信装置。
（３１）前記遅延手段は、ｎビットのバッファレジスタ
を含むことを特徴とする特許請求の範囲第２０項記載の
無線通信装置。
（３２）前記第１および第２のラッチ手段は、それぞれ
、前記制御手段によって読出しが制御されるｎビットの
スリーステートバッファレジスタを含むことを特徴とす
る特許請求の範囲第２１項記載の無線通信装置。
（３３）前記シリアルデータは、セルラ方式通信システ
ムにおけるフオワードコントロールチャネルメッセージ
であることを特徴とする特許請求の範囲第１８項記載の
無線通信装置。
（３４）前記シリアルデータは、セルラ方式通信システ
ムにおけるフォワードボイスチャネルメッセージである
ことを特徴とする特許請求の範囲第１８項記載の無線通
信装置。
（３５）前記受信したデータから、音声信号を含むデー
タを取出して処理する音声処理手段（５）をさらに備え
ることを特徴とする特許請求の範囲第１８項記載の無線
通信装置。
（３６）前記制御手段および前記音声処理手段からデー
タを受けて前記無線基地局に送信する手段（２、７）を
さらに備えることを特徴とする特許請求の範囲第３５項
記載の無線通信装置。