JPH02257237A - バス結合装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理系のバス結合装置に利用する。特に
、システムバスの結合時のデータ保証の制御に関するも
のである。

〔概要〕

本発明はバス結合装置において、 主記憶装置にデータを書込中にエラー応答があった場合
に書込データを送った周辺装置にエラー応答を通知しこ
の書込データが最後の場合にはこの周辺装置が送出する
入出力割込要求信号を無効にすることにより、 転送データの信頼度が高く、かつデータスルーブツト性
能を向上できるようにしたものである。

〔従来の技術〕

第５図は従来例のバス結合装置のブロック構成図である
。

従来、バス結合装置は、一つのバスサイクルでバスを結
合したり、また第５図に示すようにバス転送速度・を向
上させるため第一バッファ１２．１および第二バッファ
１２２を設け、第一システムバス２０、および第二シス
テムバス２０□のバス転送ヲそれぞれ第一バッファ１２
１および第二バッファ１２２に一度蓄積しバスサイクル
を完了させた後に、相手先のシステムバスに伝達してい
た。

〔発明が解決しようとする問題点〕

しかし、このような従来例のバス結合装置のうちの前者
のバス結合装置では、一つのバスサイクルで二つのシス
テムバスが結合されるので送出したデータに対し応答が
送出した装置に返されるのでデータが正しく宛先装置に
送られたことが保証される。しかしこの方式では、２本
のシステムバスの同期化のために互いのバスの使用時間
が長くなり結果をしてバス結合装置におけるデータスル
ーブツト性能が低下する欠点があった。

一方後者では、上述の欠点を補うために第５図に示すよ
うに第一バッファ１２＋および第二バッファ１２２に伝
達すべきバス転送の内容をいったん格納し、応答を送出
した装置に返しバスサイクルを終了させる。その後に相
手系のシステムバスにバッファからバス転送の内容を読
出して送出する。

このことにより２本のシステムバスの同期化のため互い
のバスの使用時間が長くなることはなくなり、バス結合
装置１０Ａにおけるデータスループット性能が向上する
。

しかし、データを送出した装置から見れば、バス結合装
置１０Ａのバッファに格納された時点で応答を受けるた
めに、実際に宛先装置に正しくデータ転送が完了したと
いう保証を得る手段が必要となる。

第２図はバス結合装置を含む情報処理系の動作説明図で
ある。第３図はバス結合装置を含む情報処理系の転送デ
ータのシーケンスである。

第２図において、中央処理装置（以下、ＣＰＵという。

）と人出力制御部との間のデータ転送では、装置の属性
から一連の動作手順上で上述のデータ保証を行うことが
可能であるが、第２図に示す主記憶装置と入出力制御部
との間で特に主記憶装置への書込動作のうち最終データ
におけるデータ保証が問題となる。途中のデータで発生
した場合には、後続するデータ転送をバッファに格納す
る場合に無効にする。または後続するデータ転送にエラ
ー応答を行うことにより、その後のエラー処理によりデ
ータ嗜保証することが可能である。

ところが最終データの場合に後続するデータ転送がない
うえに、人出力制御部の動作は第３図に示すように主記
憶装置へのデータ転送を終了すると、入出力完了割込み
をＣＰＵへ送出するのが一般的である。

したがって最終データがバス結合装置のバッファ格納ま
では正常で相手系のシステムバスの主記憶装置に転送す
るまでにデータエラー等が発生した場合に何らかの手段
にてＣＰＵまたは入出力制御部に通知しないとデータ化
けが認識されないままデータ処理が続行することになる
。入出力制御部では、ｔ″終データの送出が正常に完了
したという認識で人出力制御部込みを発生し、一連の入
出力命令に対する動作が完結した状態になる。従来のバ
ス結合装置では、バス結合装置がＣＰＵにエラーを通知
する手段を持ったり、バス結合装置自身を障害状態とし
次からの入出力命令の転送を禁止することにより間接的
にソフトウェアにエラーを通知する等の手段がとれらて
きた。前者の方式は、バス結合装置は本来ソフトウェア
にとってトランスペアレントであるべき属性の装置でそ
のエラー処理をソフトウェアで複雑にする欠点があり、
またバス結合装置からＣＰＵへの通知と入出力制御部か
らの入出力完了割込みのＣＰＵに届く時刻の前後関係の
処理の複雑さがある欠点があった。

一方後者の方式では、間接的である点で完全性が保証さ
れないうえ、障害解析が複雑であり、１回のエラー検出
でバス結合装置下のすべての入出力制御部が使用不可と
なり殆どシステムダウンとなる欠点があった。

本発明は上記の欠点を解決するもので、転送データの信
頼性が高く、かつデータスルーブツト性能を向上できる
バス結合装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、中央処理装置および主記憶装置に接続された
第一システムバスのデータ転送の制御を行う第一バス制
御回路と、周辺装置に接続された第二システムバスのデ
ータ転送の制御を行う第二バス制御回路と、この第二バ
ス制御回路の出力データを一時蓄積し上記第一バス制御
回路に与えるバッファとを備え、上記第一バス制御回路
は、上記主記憶装置にデータを書込中にバス転送ソース
装置番号を含むエラー応答を受けたときにエラー情報を
上記第二バス制御回路に出力する手段を含むバス結合装
置において、上記エラー情報により起動され上記バッフ
ァの出力データから入出力割込要求信号を検出しこの入
出力割込信号に含まれるバス転送ソース装置番号が上記
エラー情報に含まれる番号と一致したときに一致信号を
出力する検出比較回路と、この一致信号に基づいて上記
バッファの出力する上記入出力割込要求信号を無効にす
る手段とを備え、上記第二バス制御回路は、上記エラー
情報に基づき該当する周辺装置にエラー応答を通知する
手段と、この該当する周辺装置から上記主記憶装置に対
するアクセスデータを入力したときに上記検出比較回路
をリセットする手段を含むことを特徴とする。

〔作用〕

第一バス制御回路は主記憶装置にデータを書込中にバス
転送ソース装置番号を含むエラー応答を受けたときにエ
ラー情報を出力する。書込データが最後の場合には、検
出比較回路はエラー情報により起動されバッファの出力
から入出力割込要求信号を検出しこの入出力割込要求信
号に含まれるバス転送ソース装置番号がエラー情報に含
まれる番号と一致するとき一致信号を出力する。無効に
する手段はこの一致信号に基づいてバッファの出力する
入出力割込要求信号を無効にする。書込データが途中の
場合には第二バス制御回路は該当する周辺装置にエラー
応答を通知しこの周辺装置から主記憶装置に対するアク
セスデータを入力したとき検出比較回路をリセットする
。以上の動作により書込データが最後の場合でも中央処
理装置は入出力割込要求を届かないことにより異常が発
生したことを認識でき周辺装置も転送データが正しく宛
先に送られたか否かを確認ができる。したがって、転送
データの信頼性が高く、かつデータスループット性能を
向上できる。

〔実施例〕

本発明の実施例について図面を参照して説明する。第１
図において、バス結合装置１０は、中央処理装置および
主記憶装置に接続された第一システムバス２０１のデー
タ転送の制御を行う第一バス制御回路１１．と、周辺装
置に接続された第二システムバス２０２のデータ転送の
制御を行う第二バス制御回路１１．と、第二バス制御回
路１１２の出力データを一時蓄積し第一バス制御回路１
１．に与えるバッファとして第二バッファ１２２　と、
第一バス制御回路１１．の出力データを一時蓄積し第二
バス制御回路１１．に与える第一バッファ１２＋　とを
備える。

第一バス制御回路１１．に、上記主記憶装置にデータを
書込中にバス転送ソース装置番号を含むエラー応答信号
を受けたときにエラー情報２０１を第二バス制御回路１
１２に出力する手段を含む。

ここで本発明の特徴とするとこは、エラー情報２０１に
より起動され第二バッファ１２２の出力データから入出
力割込要求信号を検出しこの入出力割込信号に含まれる
バス転送ソース装置番号がエラー情報２０１に含まれる
番号と一致したときに一致信号２０２を出力する検出比
較回路１３と、一致信号２０２に基づいて第二バッファ
１２２の出力する上記入出力割込要求信号を無効にする
手段、とじてキャンセル制御回路１４および第三バッフ
ァ１２．とを備え、第二バス制御回路１１２は、エラー
情報２０１に基づき該当する周辺装置にエラー応答を通
知する手段と、この該当する周辺装置から上記主記憶装
置に対するアクセスデータを入力したときに検出比較回
路１３にリセット信号２０４を出力してリセットする手
段を含むことにある。

このような構成のバス結合装置の動作について説明する
。第４図は本発明のバス結合装置のデータフォーマット
である。

第２図および第３図において、ＣＰＵからバス結合装置
を経て人出力制御部に入出力命令が実行されると、第一
システムバス２０．にその内容がバス転送として出力さ
れバス結合装置にいったん引取られ、バス結合装置では
バス転送内容のエラーの有無をチエツクした後に、エラ
ーがなければ引取ったむねを応答する。エラーがあった
場合にはエラー応答し該当するバス転送は引取らない。

いずれの応答があっても、その応答によりバス転送のサ
イクルは完了する。バス結合装置は第２図の第二システ
ムバス２０２のバス使用権を確立した後に、上述のいっ
たん引取ったバス転送の内容を第二システムバス２０２
に送出する。第二システムバス２０２上の各入出力制御
部は、アドレスバス上の約束されたデータフォーマット
に従って自分宛のバス転送であるか否かが判断し、自分
宛の装置アドレスであれば第二システムバス２０２上の
バス転送内容を引取り応答する。これが第２図および第
３図の点線■の動作である。該当する入出力制御部では
、バス転送内容を解読し入出力命令の内容に従って次の
動作を決定する。

例として主記憶装置へのデータ書込み指示であったとす
ると、人出力制御部は、第二システムバス２０２のバス
使用権を確立した後に、第４図に示７メモリアクセス時
のデータフォーマットに示す通りメモリアドレスと書込
データおよび自分の装置番号を第二システムバス２０□
に出力する。バス結合装置ではバス転送内容チエツクし
た後に、エラーがなければ、いったんバス転送の内容を
引取り、引取った旨応答を返す。

この応答によりバス転送のバスサイクルは完了し、入出
力制御部では、次のデータ転送の準備動作に入り、準備
ができ次第上述の通り第二システムバス２０．のバス使
用権を確立し、バス転送動作をデータ転送すべきデータ
の転送が終了するまで繰返す。

一方、バス結合装置は、第３図に示す第一システムバス
２０．のバス使用権を確立した後に、上述の入出力制御
部からいったん引取ったバス転送の内容を第一システム
バス２０．に出力する。第一システムバス２０．上の主
配憶装置は、アドレスバス上のメモリアドレスに従って
自分宛のバス転送か否か判断し、自分宛のメモリアドレ
スであればバス転送内容のエラーの有無をチエツクした
後に、エラーがなければ引取った旨応答する。エラーが
あった場合は、エラー応答し、該当するバス転送は引取
らない。これが第２図および第３図の点線■の動作であ
る。

一連のデータが終了、またはバス転送中にエラー応答等
がありデータ転送を続行しても無意味となる場合にはデ
ータ転送を終了させ、入出力制御部は、ＣＰＵに対しデ
ータ転送が終了した旨の入出力割込みを発生する。デー
タスループット性能を向上させるためバス結合装置にバ
ッファ回路を有する場合の入出力割込みは、−船釣にデ
ータ転送の終了と入出力割込み１ｃｐｕへの到着時刻の
矛盾をなくすために第４図に示すバスフォーマットの例
のように入出力割込みをデータ転送の形式をとってＣＰ
Ｕへ通知する方式をとる。これが第２図および第３図の
点線０の動作である。

以上が主記憶装置へのデータ書込み指示を例にした一連
の動作説明である。次に第１図で本発明の実施例のバス
結合装置を説明する。上述の第２図および第３図の点線
のに関する動作は、第一システムバス２０．から第二シ
ステムバス２０２へのデータ転送となるが、この動作は
、第５図の従来のバス結合装置１０Ａと何ら変わる点が
ないので省略する。

上述の第２図および第３図の点線■に関する動作につい
て説明する。第二システムバス２０．に入出力制御部か
ら第４図のメモリアクセスのデータフォーマットでバス
転送が出力されると、バス結合装置１０は、そのバス転
送を捕捉し、アドレスバス、データバスおよびコマンド
信号等バス転送の属性を表示するバス転送内容を第二バ
ス制御回路１１□でエラーがないかチエツクし、エラー
がなければ、データ転送信号線１０３を経て第二バッフ
ァ１２２に格納するとともに第二システムバス２０２　
に引取った旨の応答を出力する。第三バッファ１２゜に
空きが生ずると第二バッファ１２□に格納されたバス転
送内容が読出され、データ転送信号線１０４を経て第三
バッファ１２．に移動する。第一バス制御回路１１、が
受入可能になると第三バッファ１２３からデータ転送信
号線１０５を経て第一バス制御回路１１．にバス転送内
容を移動する。第一システムバス２０．のバス使用権が
得られると、第一システムバス２０．に上述の人出力制
御部からのメモリアクセス（メモリ書込み）のバス転送
と同じ内容のバス転送を出力する。

主記憶装置からメモリ書込みのバス転送に対する応答が
返り正常に主記憶装置に引取られた応答であれば、その
応答は捨てられる。エラー応答であった場合には、エラ
ー情報２０１によりキャンセル制御回路１４、検出比較
回路１３および第二バス制御回路２０２に通知する。バ
ス結合装置１０は、第二システムバス２０２がエラー応
答を受けた該当する人出力制御部からの引続くメモリア
クセスまたはデータ転送終了時の入出力割込要求のバス
転送を待つ。

データ転送途中であったときには、第二システムバス２
０２に第４図に示すデータフォーマットでメモリアクセ
スのバス転送が入出力制御部より出力されると第二バス
制御回路１１□でアドレスバス上のバス転送ソース装置
番号と上述のエラー応答を受けた装置番号の一致が取れ
ると第二システムバス２０２にエラー応答を出力すると
ともにリセット信号２０４を検出比較回路１３に出力す
る。この信号により検出比較回路１３では、入出力割込
要求の検出動作を中止し、上述のバス結合装置１０から
のエラー応答に対する人出力制御部からＣＰＵへの入出
力割込要求を通過させる。

エラーがデータ転送の最後であった場合は、入出力制御
部からの入出力割込要求がこれから出力されるかまたは
すでに出力され第二バッファ１２゜に引取られ待ちの状
態になっている。第二バッファ１２２から読出され第三
バッファ１２．に移送されるときにバス転送の内容が入
出力割込要求でかつ該当する装置番号かを検出比較回路
１３で比較する。

一致が取れると一致信号２０２でキャンセル制御回路１
４に通知され、キャンセル指示信号２０３により第三バ
ッファ１２３中の該当する入出力制御部からの入出力割
込要求のバス転送内容が無効化される。

一方キャンセル指示信号２０３は第二バス制御回路１１
゜にも通知され上述の後続するメモリアクセスに対する
エラー応答動作をリセットする。

入出力制御部からの入出力割込要求が無効されることに
より、入出力割込要求がＣＰＵに届かないことになる。

第４図において一般的にソフトウェアでは、入出力命令
に対する終了を示す人出力割込みを時間監視して待つ構
造をとるので異常が発生したことを認識し、エラーが発
生したにもかかわらずエラーが認識できないデータ化け
を防止することができる。

このエラーが連続的に発生する場合には、第二バス制御
回路１１２で続発を検出し、従来のバス結合装置のよう
にすべてのバス転送の伝達を中止する等いわゆるバス結
合装置を故障状態にすることも考えられる。またエラー
解析に関しては省略する。

〔発明の効果〕

本発明は、以上説明したように、主記憶装置へのデータ
転送が最後の場合でもエラーを認識することができ、デ
ータの信頼性が高くかつデータスループット性能を高く
できる優れた効果がある。

【図面の簡単な説明】

第１図は本発明一実施例バス結合装置のブロック構成図
。 第２図はバス結合装置を含む情報処理系の動作を説明す
る図。 第３図はバス結合装置を含む情報処理系の転送データの
シーケンス。 第４図は本発明のバス結合装置のデータフォーマット。 第５図は従来例のバス結合装置のブロック構成図。 １０、ＩＯＡ・・・バス結合装置、１１．・・・第一バ
ス制御回路、１１２・・・第二バス制御回路、１２１・
・・第一バッファ、１２２・・・第二バッファ、１２３
・・・第三バッファ、１３・・・検出比較回路、１４・
・・キャンセル制御回路、２０１・・・第一システムバ
ス、２０２・・・第二システムバス、１０１〜１０６・
・・データ転送信号線、２０１・・・エラー情報、２０
２・・・一致信号、２０３・・・キャンセル指示信号、
２０４・・・リセット信号。

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置および主記憶装置に接続された第一シ
   ステムバスのデータ転送の制御を行う第一バス制御回路
   と、周辺装置に接続された第二システムバスのデータ転
   送の制御を行う第二バス制御回路と、この第二バス制御
   回路の出力データを一時蓄積し上記第一バス制御回路に
   与えるバッファとを備え、 上記第一バス制御回路は、上記主記憶装置にデータを書
   込中にバス転送ソース装置番号を含むエラー応答信号を
   受けたときにエラー情報を上記第二バス制御回路に出力
   する手段を含む バス結合装置において、 上記エラー情報により起動され上記バッファの出力デー
   タから入出力割込要求信号を検出しこの入出力割込信号
   に含まれるバス転送ソース装置番号が上記エラー情報に
   含まれる番号と一致したときに一致信号を出力する検出
   比較回路と、この一致信号に基づいて上記バッファの出
   力する上記入出力割込要求信号を無効にする手段とを備
   え、上記第二バス制御回路は、上記エラー情報に基づき
   該当する周辺装置にエラー応答を通知する手段と、この
   該当する周辺装置から上記主記憶装置に対するアクセス
   データを入力したときに上記検出比較回路をリセットす
   る手段を含む ことを特徴とするバス結合装置。