JPH02257251A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH02257251A JPH02257251A JP1079809A JP7980989A JPH02257251A JP H02257251 A JPH02257251 A JP H02257251A JP 1079809 A JP1079809 A JP 1079809A JP 7980989 A JP7980989 A JP 7980989A JP H02257251 A JPH02257251 A JP H02257251A
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- JP
- Japan
- Prior art keywords
- bus
- input
- data
- address
- memory
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- Pending
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチＣＰＵで構成される情報処理装置に利用
する。本発明はバスマスタを第三者の立場で監視する監
視専用のＣＰＵを備えた情報処理装置のバスマスタの監
視に関する。
する。本発明はバスマスタを第三者の立場で監視する監
視専用のＣＰＵを備えた情報処理装置のバスマスタの監
視に関する。
本発明は複数のＣＰＵが共通バスにより接続された情報
処理装置において、 共通バスを占有しているバスマスタを第三者の立場で監
視することにより、 バスマスタがストールしてもバスタイムアウトを検出す
ることができ、どのＣＰＵがどのようなアクセスを行お
うとして異常が発生したのかを監視できるようにしたも
のである。
処理装置において、 共通バスを占有しているバスマスタを第三者の立場で監
視することにより、 バスマスタがストールしてもバスタイムアウトを検出す
ることができ、どのＣＰＵがどのようなアクセスを行お
うとして異常が発生したのかを監視できるようにしたも
のである。
従来、この種のマルチＣＰＵ構成を使用できるバスとし
てはインテルＭＵＬＴＩＢＵＳ （ＩＥＥＥ７９６）が
ある。これは共有バスを調停する手段は備えているが、
共有バスを占有しているバスマスタを監視する第三者的
立場の監視手段はなく、長時間共有バスを占有する異常
はバスマスタがタイマを使ってバスタイムアウトの形で
検出していた。
てはインテルＭＵＬＴＩＢＵＳ （ＩＥＥＥ７９６）が
ある。これは共有バスを調停する手段は備えているが、
共有バスを占有しているバスマスタを監視する第三者的
立場の監視手段はなく、長時間共有バスを占有する異常
はバスマスタがタイマを使ってバスタイムアウトの形で
検出していた。
上述した従来のバスマスタの監視は、バスマスタになる
ＣＰＵがバスの占有時間を監視しているため、共有バス
を通じて共有入出力装置または共有メモリにアクセスし
た場合、共有入出力装置または共有メモリの故障が原因
で転送応答が無くバスの占有が異常と判断できるほど長
時間続いたときバスマスタは正常であるためにバスタイ
ムアウトとして異常を検出することができるが、バスマ
スタ内のローカルメモリが故障したり、プログラムが暴
走して誤って、共有入出力装置や共有メモリをアクセス
した場合は、監視する立場のＣＰＵが正常動作をしてい
ないためにバスタイムアウトを検出できないことがある
欠点を有している。
ＣＰＵがバスの占有時間を監視しているため、共有バス
を通じて共有入出力装置または共有メモリにアクセスし
た場合、共有入出力装置または共有メモリの故障が原因
で転送応答が無くバスの占有が異常と判断できるほど長
時間続いたときバスマスタは正常であるためにバスタイ
ムアウトとして異常を検出することができるが、バスマ
スタ内のローカルメモリが故障したり、プログラムが暴
走して誤って、共有入出力装置や共有メモリをアクセス
した場合は、監視する立場のＣＰＵが正常動作をしてい
ないためにバスタイムアウトを検出できないことがある
欠点を有している。
本発明はこのような欠点を除去するもので、バスマスタ
内のローカルメモリの故障やプログラム暴走によって共
有入出力装置や共有メモリがアクセスされた場合もバス
タイムアウトを検出できる装置を提供することを目的と
する。
内のローカルメモリの故障やプログラム暴走によって共
有入出力装置や共有メモリがアクセスされた場合もバス
タイムアウトを検出できる装置を提供することを目的と
する。
本発明は、複数の中央処理装置が共通バスにより接続さ
れた情報処理装置において、前記各中央処理装置のモジ
ュールがバスマスタになることを要求するバス要求を人
力する論理和入力部と、アドレス、データ、メモリコマ
ンド、メモリライトコマンド、入出カリ−トコマント、
人出カライドコマンド、バス要求、およびバス優先度入
力をポート人力に分割するマルチプレクサ部と、前記論
理和入力部からのバス要求とアクセスが終了したことを
示す転送応答の時間間隔を計測し、あらかじめ定められ
た正常時の時間より長い場合はそのトキのアドレス、デ
ータ、コマンド、バス要求、バス優先度入力を前記マル
チプレクサ部を通じて入力し、バス要求から異常を起こ
した中央処理装置のモジュールを判断し、アドレス、デ
ータ、コマンドの情報からどのアドレスに対してどのよ
うなデータをメモリライトまたは人出カライドしたか、
どのアドレスに対してメモリリードまたは入出力リード
しようとしたかのエラー情報の入手、加工、および通知
を行う１チップ中央処理装置とを含むバスマスタ監視手
段を備えたことを特徴とする。
れた情報処理装置において、前記各中央処理装置のモジ
ュールがバスマスタになることを要求するバス要求を人
力する論理和入力部と、アドレス、データ、メモリコマ
ンド、メモリライトコマンド、入出カリ−トコマント、
人出カライドコマンド、バス要求、およびバス優先度入
力をポート人力に分割するマルチプレクサ部と、前記論
理和入力部からのバス要求とアクセスが終了したことを
示す転送応答の時間間隔を計測し、あらかじめ定められ
た正常時の時間より長い場合はそのトキのアドレス、デ
ータ、コマンド、バス要求、バス優先度入力を前記マル
チプレクサ部を通じて入力し、バス要求から異常を起こ
した中央処理装置のモジュールを判断し、アドレス、デ
ータ、コマンドの情報からどのアドレスに対してどのよ
うなデータをメモリライトまたは人出カライドしたか、
どのアドレスに対してメモリリードまたは入出力リード
しようとしたかのエラー情報の入手、加工、および通知
を行う１チップ中央処理装置とを含むバスマスタ監視手
段を備えたことを特徴とする。
１チップ中央処理装置が論理和入力部からのバス要求と
アクセスが終了したことを示す転送応答の時間間隔を計
測し、あらかじめ定められた正常時の時間よりその時間
間隔が長い場合はそのときのアドレス、データ、コマン
ド、バス要求、およびバス優先度入力をマルチプレクサ
部を通じて分割して人力し、バス要求から異常を起こし
たＣＰＵのモジニールを判断し、アドレス、データコマ
ンドの情報からどのアドレスに対してどういうデータを
メモリライトまたは入出カライドしたのか、どのアドレ
スに対してメモリリードまたは人出力リードしようとし
たのかといったエラー情報の入手、加工、および通知を
行う。
アクセスが終了したことを示す転送応答の時間間隔を計
測し、あらかじめ定められた正常時の時間よりその時間
間隔が長い場合はそのときのアドレス、データ、コマン
ド、バス要求、およびバス優先度入力をマルチプレクサ
部を通じて分割して人力し、バス要求から異常を起こし
たＣＰＵのモジニールを判断し、アドレス、データコマ
ンドの情報からどのアドレスに対してどういうデータを
メモリライトまたは入出カライドしたのか、どのアドレ
スに対してメモリリードまたは人出力リードしようとし
たのかといったエラー情報の入手、加工、および通知を
行う。
これにより、バスマスタがストールしてもバスタイムア
ウトを検出することができ、バスマスタになろうとして
どのＣＰＵがどのようなアクセスを行おうとしていると
きに異常が起きたのかなどの異常情報を得ることができ
る。
ウトを検出することができ、バスマスタになろうとして
どのＣＰＵがどのようなアクセスを行おうとしていると
きに異常が起きたのかなどの異常情報を得ることができ
る。
次に、本発明実施例を図面に基づいて説明する。
第１図は本発明実施例の構成を示すブロック図、第２図
は本発明実施例のバス異常時と異常時におけるタイミン
グチャートである。
は本発明実施例のバス異常時と異常時におけるタイミン
グチャートである。
本発明実施例は、各ＣＰＵのモジュールがバスマスタに
なることを要求するバス要求（Ｂ ＲＥ Ｑｉｉ＝Ｑ、
１．２、 ）４の論理和入力部１と、アドレｘ （ＡＤ
Ｒｎ ｎ＝ｏ、１．２、 ）６、データ（ＤＡＴｍｍ＝
０．１．２、 ）７、メモリリードコマンド（ＭＲＤｃ
）８、メモリライトコマンド（ＭＷＴｃ）９、人出カリ
−トコマント（Ｉ ＯＲｃ）１０、人出カライドコマン
ド（ＩＯＷｃＨＬバス要求（ＢＲＥＱｉ ｉ＝Ｑ、１
．２、 ）４、バス要求の中で最も優先順位の高いＣＰ
Ｕモジュールにバス使用の許可を与えるバス優先度入力
（ＢＰＲＮｉｉ＝０．１．２、・・）１２を８本のポー
ト入力に分けるマルチプレクサ部２と、バス要求（ＢＲ
ＥＱｉ）４とアクセスが終了したことを示す転送応答（
ＸＡＣＫ）５０時間間隔を計測し、あらかじめ定められ
た正常時の時間より長い場合はそのときのアドレス（Ａ
ＤＲｎ）６、データ （ＤＡＴｍ）７、各コマンド（Ｍ
ＲＤｃ 、ＭＷＴｃ 、ｌ０Ｒｃ 、１０Ｗｃ）８．９
．１０．１１、バス要求（ＢＲＥＱｉ）４、バス優先度
入力（ＢＰＲＮｉ）１２をマルチプレクサ部２を通じて
人力し、バス要求（ＢＲＥＱｉ）４から異常を起こした
ＣＰＵモジニールを判断し、アドレス、データおよびコ
マンドの情報からどのアドレスに対してどういうデータ
をメモリライトまたは入出カライドしたのか、どのアド
レスに対してメモリリードまたは入出力リードしようと
したのかのエラー情報の入手、加工、および通知を行う
ＲＯＭ、ＲＡＭ、入出力ポート、およびタイマを１チッ
プに組込んだ１チップＣＰＵを含むバスマスタ監視手段
を備える。
なることを要求するバス要求（Ｂ ＲＥ Ｑｉｉ＝Ｑ、
１．２、 ）４の論理和入力部１と、アドレｘ （ＡＤ
Ｒｎ ｎ＝ｏ、１．２、 ）６、データ（ＤＡＴｍｍ＝
０．１．２、 ）７、メモリリードコマンド（ＭＲＤｃ
）８、メモリライトコマンド（ＭＷＴｃ）９、人出カリ
−トコマント（Ｉ ＯＲｃ）１０、人出カライドコマン
ド（ＩＯＷｃＨＬバス要求（ＢＲＥＱｉ ｉ＝Ｑ、１
．２、 ）４、バス要求の中で最も優先順位の高いＣＰ
Ｕモジュールにバス使用の許可を与えるバス優先度入力
（ＢＰＲＮｉｉ＝０．１．２、・・）１２を８本のポー
ト入力に分けるマルチプレクサ部２と、バス要求（ＢＲ
ＥＱｉ）４とアクセスが終了したことを示す転送応答（
ＸＡＣＫ）５０時間間隔を計測し、あらかじめ定められ
た正常時の時間より長い場合はそのときのアドレス（Ａ
ＤＲｎ）６、データ （ＤＡＴｍ）７、各コマンド（Ｍ
ＲＤｃ 、ＭＷＴｃ 、ｌ０Ｒｃ 、１０Ｗｃ）８．９
．１０．１１、バス要求（ＢＲＥＱｉ）４、バス優先度
入力（ＢＰＲＮｉ）１２をマルチプレクサ部２を通じて
人力し、バス要求（ＢＲＥＱｉ）４から異常を起こした
ＣＰＵモジニールを判断し、アドレス、データおよびコ
マンドの情報からどのアドレスに対してどういうデータ
をメモリライトまたは入出カライドしたのか、どのアド
レスに対してメモリリードまたは入出力リードしようと
したのかのエラー情報の入手、加工、および通知を行う
ＲＯＭ、ＲＡＭ、入出力ポート、およびタイマを１チッ
プに組込んだ１チップＣＰＵを含むバスマスタ監視手段
を備える。
論理和（以下ＯＲという）入力部１は各ＣＰＵモジュー
ルからのバス要求（ＢＲＥＱｉ）４のＯＲをとり、マル
チプレクサ２はアドレス（Ａ Ｄ Ｒｎ）６、データ（
ＤＡＴｎ）？、メモリリードコマンド（ＭＲＤＣ）８、
メモリライトコマンド（ＭＷＴｃ）９、人出カリ−トコ
マント（Ｉ ＯＲｃ） １０．入出カライドコマンド（
ＩＯＷｃ）１１、バス要求（ＢＲＥＱｉ）４、バス優先
度入力（ＢＰＲＮｉ）１２の信号を選択信号（ＳＥＬＥ
ＣＴ）１３によって８本単位に選択し、１チップＣＰＵ
３の入力ポートに分割して入力する。
ルからのバス要求（ＢＲＥＱｉ）４のＯＲをとり、マル
チプレクサ２はアドレス（Ａ Ｄ Ｒｎ）６、データ（
ＤＡＴｎ）？、メモリリードコマンド（ＭＲＤＣ）８、
メモリライトコマンド（ＭＷＴｃ）９、人出カリ−トコ
マント（Ｉ ＯＲｃ） １０．入出カライドコマンド（
ＩＯＷｃ）１１、バス要求（ＢＲＥＱｉ）４、バス優先
度入力（ＢＰＲＮｉ）１２の信号を選択信号（ＳＥＬＥ
ＣＴ）１３によって８本単位に選択し、１チップＣＰＵ
３の入力ポートに分割して入力する。
１チップＣＰＵ３はバス要求（ＢＲＥＱｉ）４のＯＲ人
力を監視し、いずれかのＣＰＵモジュールがバス要求（
ＢＲＥＱｉ）４をオンすると、その時点からバスマスタ
のアクセスが終了したことを示す転送応答（ＸＡＣＫ）
５がオンするまでの時間を計測し、あらかじめ定められ
た正常時の時間内に転送応答（ＸＡＣＫ）５がオンにな
らない場合は、存在しないメモリまたは入出力をアクセ
スしたなど何らかの異常が発生したと判断しマルチプレ
クサ２から各種情報を取り込む。
力を監視し、いずれかのＣＰＵモジュールがバス要求（
ＢＲＥＱｉ）４をオンすると、その時点からバスマスタ
のアクセスが終了したことを示す転送応答（ＸＡＣＫ）
５がオンするまでの時間を計測し、あらかじめ定められ
た正常時の時間内に転送応答（ＸＡＣＫ）５がオンにな
らない場合は、存在しないメモリまたは入出力をアクセ
スしたなど何らかの異常が発生したと判断しマルチプレ
クサ２から各種情報を取り込む。
各種情報とは、異常を検出した時点でのアドレス（ＡＤ
Ｒｎ）６、データ（ＤＡＴｎ）７、メモリリードコマン
ド（ＭＲＤｃ）８、メモリライトコマンド（ＭＷＴｃ）
９、入出カリ−トコマント（ＩＯＲＣ）１０、入出カラ
イドコマンド（Ｉ ０ＷＣ）１１、バス要求（ＢＲＥＱ
ｉ）４、バス優先度入力（ＢＰＲＮｉ）１２の状態であ
る。
Ｒｎ）６、データ（ＤＡＴｎ）７、メモリリードコマン
ド（ＭＲＤｃ）８、メモリライトコマンド（ＭＷＴｃ）
９、入出カリ−トコマント（ＩＯＲＣ）１０、入出カラ
イドコマンド（Ｉ ０ＷＣ）１１、バス要求（ＢＲＥＱ
ｉ）４、バス優先度入力（ＢＰＲＮｉ）１２の状態であ
る。
バス要求（ＢＲＥＱｉ）４からどのＣＰＵモジュールが
バスマスタになろうとしてバス要求を出しており、それ
が許可されたか否かがバス優先度入力（ＢＰＲＮｉ）１
２で判断できる。次にバスマスタになったＣＰＵモジュ
ールがどのアドレスのメモリまたは入出力に対してデー
タをリードしたのか、またはデータをライトしたのかが
アドレス（ＡＤＲｎ）６、データ （ＤＡＴｎ）７、メ
モリ！Ｊ−）’：Ｉ７ンド（ＭＲＤｃ）８、メモリライ
トコマンド（ＭＷＴｃ）９、入出カリ−トコマント（Ｉ
ＯＲｃ）、入出カライドコマンド（ＩＯＷｃ）１１の状
態から判断することができ、これらの情報をデータ（Ｄ
ＡＴＯ〜ＤＡＴ７）１４ 、！Ｊ−ｔ’ （ＲＤ）１５
．５イ） （ＷＲ）１６ 、チップセレクト （Ｃ３
）１７、アドレス（ＡＯ）１８、割込（ＩＮＴ）１９を
使ッテ上位ＣＰＵにも通知できる。
バスマスタになろうとしてバス要求を出しており、それ
が許可されたか否かがバス優先度入力（ＢＰＲＮｉ）１
２で判断できる。次にバスマスタになったＣＰＵモジュ
ールがどのアドレスのメモリまたは入出力に対してデー
タをリードしたのか、またはデータをライトしたのかが
アドレス（ＡＤＲｎ）６、データ （ＤＡＴｎ）７、メ
モリ！Ｊ−）’：Ｉ７ンド（ＭＲＤｃ）８、メモリライ
トコマンド（ＭＷＴｃ）９、入出カリ−トコマント（Ｉ
ＯＲｃ）、入出カライドコマンド（ＩＯＷｃ）１１の状
態から判断することができ、これらの情報をデータ（Ｄ
ＡＴＯ〜ＤＡＴ７）１４ 、！Ｊ−ｔ’ （ＲＤ）１５
．５イ） （ＷＲ）１６ 、チップセレクト （Ｃ３
）１７、アドレス（ＡＯ）１８、割込（ＩＮＴ）１９を
使ッテ上位ＣＰＵにも通知できる。
第２図はデータをメモリに対してライトする場合のタイ
ミングチャートを正常時は実線で、異常時は点線で示す
。バスマスタになろうとするＣＰＵモジ、−ルがバス要
求（ＢＲＥＱＩ）４をオンすると他のバス要求と優先度
を比較して最も優先度が高ければバス要求の許可を示す
バス優先度入力（ＢＰＲＮｉ）１２がオンされ、アドレ
ス（ＡＤＲｎ）６、データ（ＤＡＴｍ）？、メモリライ
トコマンド（ＭＷＴＣ）９が共有バスに出力できるよう
になる。
ミングチャートを正常時は実線で、異常時は点線で示す
。バスマスタになろうとするＣＰＵモジ、−ルがバス要
求（ＢＲＥＱＩ）４をオンすると他のバス要求と優先度
を比較して最も優先度が高ければバス要求の許可を示す
バス優先度入力（ＢＰＲＮｉ）１２がオンされ、アドレ
ス（ＡＤＲｎ）６、データ（ＤＡＴｍ）？、メモリライ
トコマンド（ＭＷＴＣ）９が共有バスに出力できるよう
になる。
アドレス（ＡＤＲｎ）６によって選択されたメモリにデ
ータ（ＤＡＴｍ）７が書き込まれればメモリモジュール
によって転送応答（ＸＡＣＫ）５がオンされ、バス要求
（ＢＲＥＱｉ）４、バス優先度入力（Ｂ Ｐ ＲＮ１）
１２、メモリライトコマンド（ＭＷＴｃ）９がオフされ
、アドレス（Ａ Ｄ ＲＤ）６、データ （ＤＡＴｍ）
７も解放される。異常時は一定時間を経過しても転送応
答（ＸＡＣＫ）５がオンとならず共有バスが占有された
ままの状態となっている。
ータ（ＤＡＴｍ）７が書き込まれればメモリモジュール
によって転送応答（ＸＡＣＫ）５がオンされ、バス要求
（ＢＲＥＱｉ）４、バス優先度入力（Ｂ Ｐ ＲＮ１）
１２、メモリライトコマンド（ＭＷＴｃ）９がオフされ
、アドレス（Ａ Ｄ ＲＤ）６、データ （ＤＡＴｍ）
７も解放される。異常時は一定時間を経過しても転送応
答（ＸＡＣＫ）５がオンとならず共有バスが占有された
ままの状態となっている。
以上説明したように本発明によれば、バスの状態を第三
者の立場で１チップＣＰＵが監視することにより、バス
マスタがストールすることによってバスタイムアウトが
検出できない問題を解消することができ、バスマスタに
なろうとしてどのＣＰＵモジュールがどのようなアクセ
スを行ふうとしているときに異常が起きたのかなどの情
報を得ることができる効果がある。
者の立場で１チップＣＰＵが監視することにより、バス
マスタがストールすることによってバスタイムアウトが
検出できない問題を解消することができ、バスマスタに
なろうとしてどのＣＰＵモジュールがどのようなアクセ
スを行ふうとしているときに異常が起きたのかなどの情
報を得ることができる効果がある。
第１図は本発明実施例の構成を示すブロック図。
第２図は本発明実施例のバスの正常時と異常時のタイミ
ングチャート。 １・・・論理和（ＯＲ）入力部、２・・・マルチプレク
サ、３・・・１チップＣＰＵ、４・・・バス要求（ＢＲ
ＥＱｉｉ＝Ｑ、１．２、−・・）、５・・・転送応答（
ＸＡＣＫ） 、６・・・アドレｘ （ＡＤＲｎ ｎ＝ｏ
、１．２、−）、７−・・データ （ＤＡＴｍｍ＝Ｏ１
１，２、・・・）８・・・メモリリードコマンド（ＭＲ
Ｄｃ）、９・・・メモリライトコマンド（ＭＷＴｃ）、
１０・・・入出カリ−トコマント（ＩＯＲｃ）、１１・
・・入出カライドコマンド（ＩＯＷｃ）、１２・・・バ
ス優先度入力（ＢＰＲＮｉ ｉ＝０．１．２、・・・
）、１３・・・選択（ＳＥＬＥＣＴ）、１４・・・デー
タ （ＤＡＴＯ〜ＤＡＴ？）、１５・・・リード（ＲＤ
） 、１６・・・ライト （ＷＲ） 、１７・・・チッ
プセレクト （Ｃ３）、１８・・・アドレス（ＡＯ）、
１９・・・割込（ＩＮＴ）。
ングチャート。 １・・・論理和（ＯＲ）入力部、２・・・マルチプレク
サ、３・・・１チップＣＰＵ、４・・・バス要求（ＢＲ
ＥＱｉｉ＝Ｑ、１．２、−・・）、５・・・転送応答（
ＸＡＣＫ） 、６・・・アドレｘ （ＡＤＲｎ ｎ＝ｏ
、１．２、−）、７−・・データ （ＤＡＴｍｍ＝Ｏ１
１，２、・・・）８・・・メモリリードコマンド（ＭＲ
Ｄｃ）、９・・・メモリライトコマンド（ＭＷＴｃ）、
１０・・・入出カリ−トコマント（ＩＯＲｃ）、１１・
・・入出カライドコマンド（ＩＯＷｃ）、１２・・・バ
ス優先度入力（ＢＰＲＮｉ ｉ＝０．１．２、・・・
）、１３・・・選択（ＳＥＬＥＣＴ）、１４・・・デー
タ （ＤＡＴＯ〜ＤＡＴ？）、１５・・・リード（ＲＤ
） 、１６・・・ライト （ＷＲ） 、１７・・・チッ
プセレクト （Ｃ３）、１８・・・アドレス（ＡＯ）、
１９・・・割込（ＩＮＴ）。
Claims (1)
- 【特許請求の範囲】 １、複数の中央処理装置が共通バスにより接続された情
報処理装置において、 前記各中央処理装置のモジュールがバスマスタになるこ
とを要求するバス要求を入力する論理和入力部と、 バス上の情報をポート入力に分割するマルチプレクサ部
と、 前記論理和入力部からの監視情報の入手、加工、および
通知を行う１チップ中央処理装置と を含むバスマスタ監視手段を備えたことを特徴とする情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1079809A JPH02257251A (ja) | 1989-03-29 | 1989-03-29 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1079809A JPH02257251A (ja) | 1989-03-29 | 1989-03-29 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02257251A true JPH02257251A (ja) | 1990-10-18 |
Family
ID=13700538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1079809A Pending JPH02257251A (ja) | 1989-03-29 | 1989-03-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02257251A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0944378A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | バス障害検出装置 |
-
1989
- 1989-03-29 JP JP1079809A patent/JPH02257251A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0944378A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | バス障害検出装置 |
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