JPS603778A - プロセツサリセツト方式 - Google Patents
プロセツサリセツト方式Info
- Publication number
- JPS603778A JPS603778A JP58111416A JP11141683A JPS603778A JP S603778 A JPS603778 A JP S603778A JP 58111416 A JP58111416 A JP 58111416A JP 11141683 A JP11141683 A JP 11141683A JP S603778 A JPS603778 A JP S603778A
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- JP
- Japan
- Prior art keywords
- processor
- processors
- communication
- communication right
- circuit
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- Retry When Errors Occur (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数のプロセッサにより構成され。
各プルセッサ間に通信を行う場合において、プロセッサ
間通信によりプロセッサの異常を検出し、その異常の発
生したプロセッサをリセットするようにしたプロセッサ
リセット方式に関する。
間通信によりプロセッサの異常を検出し、その異常の発
生したプロセッサをリセットするようにしたプロセッサ
リセット方式に関する。
例えば第１図に示す如く、ＣＰＵ０．ＣＰＵ１。
ＣＰＵ２、・・・ＣＰＵｎにより構成され、各ＣＰＵ０
〜ｎ間に互に通信を行ってデータ処理を行うような装置
においてはＣＰＵ０〜ｎがそれぞれ機能分担を行ってデ
ータ処理が行われる。この場合、各ＣＰＵ間の通信を行
うときバスＢの競合を防ぐため通信権制御回路Ｃを設け
、バスＢを使用したい場合にこの通信権制御回路Ｃより
使用要求の行われたＣＰＵに対し許可を与える。この使
用許可が与えられたＣＰＵは正常に通信が終れば終了報
告を通信権制御回路Ｃに対しで送出するが、もしも使用
許可が与えられたＣＰＵに異常が発生したとき正常通信
終了信号が返送されないことになり他のＣＰＵがバスＢ
を使用できないことになるので。
〜ｎ間に互に通信を行ってデータ処理を行うような装置
においてはＣＰＵ０〜ｎがそれぞれ機能分担を行ってデ
ータ処理が行われる。この場合、各ＣＰＵ間の通信を行
うときバスＢの競合を防ぐため通信権制御回路Ｃを設け
、バスＢを使用したい場合にこの通信権制御回路Ｃより
使用要求の行われたＣＰＵに対し許可を与える。この使
用許可が与えられたＣＰＵは正常に通信が終れば終了報
告を通信権制御回路Ｃに対しで送出するが、もしも使用
許可が与えられたＣＰＵに異常が発生したとき正常通信
終了信号が返送されないことになり他のＣＰＵがバスＢ
を使用できないことになるので。
通信権制御回路Ｃはタイマを設け、一定時間後に正常通
信終了報告が返送されてこないとき、先の使用許可を取
消し、他のＣＰＵに対して通信権を付与している。
信終了報告が返送されてこないとき、先の使用許可を取
消し、他のＣＰＵに対して通信権を付与している。
従来ではこのような異常が発生した場合、各プロセッサ
毎に異常検出を行っており、これにより異常の発生した
ＣＰＵのみリセットを行う方式と。
毎に異常検出を行っており、これにより異常の発生した
ＣＰＵのみリセットを行う方式と。
どのプロセッサが異常検出しても全プロセッサをリセッ
トする方式がある。
トする方式がある。
しかし前者は当該プロセッサがリセットにより初期化さ
れ、他のプロセッサとの状態に相異が生じ、しかもこの
リセット状態が他のプロセッサに報告されないため状態
の一致が困難となり、データ処理の遂行上問題がある。
れ、他のプロセッサとの状態に相異が生じ、しかもこの
リセット状態が他のプロセッサに報告されないため状態
の一致が困難となり、データ処理の遂行上問題がある。
また後者の場合には装置全体が初期化されることになり
、それまで正常であった動作までが中断されることにな
るという問題が存在する。
、それまで正常であった動作までが中断されることにな
るという問題が存在する。
本発明の目的は、上記問題点を改善するため。
このようなマルチプロセッサ間で通信を行いなからデー
タ処理を行うような装置において、通信権許可要求が生
じてから一定時間経過後に自動的にこの通信権許可を落
すようにするとともに、中心となるプロセッサを設けて
他のプロセッサの動作監視を行なわせ、その異常検出を
行ったときそのプロセッサのみをリセットし、リセット
したプロセッサを認識することにより他の正常のプロセ
ッサに影響のないようにしたプロセッサリセット方式を
提供することである。
タ処理を行うような装置において、通信権許可要求が生
じてから一定時間経過後に自動的にこの通信権許可を落
すようにするとともに、中心となるプロセッサを設けて
他のプロセッサの動作監視を行なわせ、その異常検出を
行ったときそのプロセッサのみをリセットし、リセット
したプロセッサを認識することにより他の正常のプロセ
ッサに影響のないようにしたプロセッサリセット方式を
提供することである。
この目的を達成するため２本発明のプロセッサリセット
方式では、複数のプロセッサを有しプロセッサ間通信を
行うデータ処理装置において、プロセッサに通信権を付
与する通信権制御部と、タイマ一手段を設けるとともに
プロセッサの１つに他のプロセッサの動作状態を監視す
る動作状態監視手段を設け、上記通信権制御部により許
可された通信権の使用に制限時間を設けこの制限時間を
超過したとき許可した通信権を拒否し、また上記動作状
態監視手段を有するプロセッサが他のプロセッサの動作
を周期的に監視制御を行ってその異常の有無を検出し、
異常を検出したとき当該プロセッサをリセットするよう
にしたことを特徴とする。
方式では、複数のプロセッサを有しプロセッサ間通信を
行うデータ処理装置において、プロセッサに通信権を付
与する通信権制御部と、タイマ一手段を設けるとともに
プロセッサの１つに他のプロセッサの動作状態を監視す
る動作状態監視手段を設け、上記通信権制御部により許
可された通信権の使用に制限時間を設けこの制限時間を
超過したとき許可した通信権を拒否し、また上記動作状
態監視手段を有するプロセッサが他のプロセッサの動作
を周期的に監視制御を行ってその異常の有無を検出し、
異常を検出したとき当該プロセッサをリセットするよう
にしたことを特徴とする。
本発明の一実施例を第２図にもとづき説明する。
図中、１は主プロセッサで後述する動作監視部１−０を
有するもの、２，３・・４は副プロセッサ。
有するもの、２，３・・４は副プロセッサ。
５は通信回路、６は通信権制御回路、７はタイマ回路、
８−１〜８−ｎはアンド・ゲートである。
８−１〜８−ｎはアンド・ゲートである。
主プロセッサ１は副プロセッサ２．３・・・４等ととも
にデータ処理を行うものであるが、副プロセッサ２，３
・・・４の動作状態を監視しこれに応じてデータ処理状
態を制御する機能を有するものである。上記動作状態を
監視するために副プロセッサ２．３・・・４に対して順
次動作状態報告コマンドを出力する。もし副プロセッサ
２，３・・・４が正常な動作状態にあればこれに対し応
答が行われるが。
にデータ処理を行うものであるが、副プロセッサ２，３
・・・４の動作状態を監視しこれに応じてデータ処理状
態を制御する機能を有するものである。上記動作状態を
監視するために副プロセッサ２．３・・・４に対して順
次動作状態報告コマンドを出力する。もし副プロセッサ
２，３・・・４が正常な動作状態にあればこれに対し応
答が行われるが。
異常の場合には応答しない。それ故、動作監視部１−０
ではカウンタと、リセット信号出力回路を内蔵している
ので、上記動作状態報告コマンドを規定回数特定の副プ
ロセッサに送出しても応答がなければ、該副プロセッサ
に対してリセット信号を出力してこれをリセットする。
ではカウンタと、リセット信号出力回路を内蔵している
ので、上記動作状態報告コマンドを規定回数特定の副プ
ロセッサに送出しても応答がなければ、該副プロセッサ
に対してリセット信号を出力してこれをリセットする。
通信回路５は主プロセッサ１．副プロセッサ２、３・・
・４等の各プロセッサ間の通信を行うものである。
・４等の各プロセッサ間の通信を行うものである。
通信権制御回路６は各プロセッサにおいて通信要求が競
合したとき特定の１つに対して通信権を許可するもので
ある。
合したとき特定の１つに対して通信権を許可するもので
ある。
タイマ回路７は通信権の許与されたプロセッサに異常が
発生して終了報告のないとき許与した通信権を強制的に
落すためのもので、通信権許与後一定時間後経過したと
きでも通信権が許与された状態にあるとき、これをリセ
ットするものである。
発生して終了報告のないとき許与した通信権を強制的に
落すためのもので、通信権許与後一定時間後経過したと
きでも通信権が許与された状態にあるとき、これをリセ
ットするものである。
次に本発明の動作を第２図により説明する。
（１）いま副プロセッサ２が通信を行う場合、副プロセ
ッサ２は通信権要求信号をアンド・ゲート８−２を経由
して通信権制御回路６に出力する。
ッサ２は通信権要求信号をアンド・ゲート８−２を経由
して通信権制御回路６に出力する。
このとき、アンド・ゲート８−２の他方の端子には「０
」が印加されているので、アンド・ゲート８−２はオン
状態にあり、上記信号は通信権制御回路６に伝達される
。通信権制御回路６は２例えば他のプロセッサが通信回
路５を使用していないとき、これに対して通信権許可を
与え、これによりタイマ回路７が起動する。そして副プ
ロセッサ２が通信を正常に終了すればこれが通信権制御
回路６に伝達されるので、通信権制御回路６はタイマ回
路７をリセットする。
」が印加されているので、アンド・ゲート８−２はオン
状態にあり、上記信号は通信権制御回路６に伝達される
。通信権制御回路６は２例えば他のプロセッサが通信回
路５を使用していないとき、これに対して通信権許可を
与え、これによりタイマ回路７が起動する。そして副プ
ロセッサ２が通信を正常に終了すればこれが通信権制御
回路６に伝達されるので、通信権制御回路６はタイマ回
路７をリセットする。
（２）ところが上記通信権許可を付与された副プロセッ
サ２に異常が発生したとき、タイマ回路７は一定時間経
過後、アンド・ゲート８−２に対し「１」を出力し、こ
れをオフにする。これにより通信権制御回路６は副プロ
セッサ２に対して与えていた通信権許可を落すことがで
きる。
サ２に異常が発生したとき、タイマ回路７は一定時間経
過後、アンド・ゲート８−２に対し「１」を出力し、こ
れをオフにする。これにより通信権制御回路６は副プロ
セッサ２に対して与えていた通信権許可を落すことがで
きる。
（３）ところで主プロセッサ１はその動作監視部１−０
より各副プロセッサ２．３・・・４に対して動作状態報
告コマンドを順次出力する。この動作状態報告スマンド
を受けた副プロセッサ２，３・・・４は正常な動作状態
にあれば正常動作状態を報告することになるが、異常状
態であればこの報告は行われない。したがって主プロセ
ッサ１ではその内蔵するカウンタにより各副プロセッサ
対応にこの報告の有無をチェックしているので、一定回
数連続してこの正常動作状態の報告がないとき、その副
プロセッサに対してリセット信号を出力してこれをリセ
ットするとともにタイマー回路７にもリセット信号を送
出して当該副プロセッサに対するタイマ回路が起動して
いるときはこれをもリセットする。したがって上記（２
）の如く、副プロセッサ２に異常状態が発生しでいれば
、このようにして副プロセッサ２の異常が主プロセッサ
１に検出され、副プロセッサ２はリセットされることに
なる。
より各副プロセッサ２．３・・・４に対して動作状態報
告コマンドを順次出力する。この動作状態報告スマンド
を受けた副プロセッサ２，３・・・４は正常な動作状態
にあれば正常動作状態を報告することになるが、異常状
態であればこの報告は行われない。したがって主プロセ
ッサ１ではその内蔵するカウンタにより各副プロセッサ
対応にこの報告の有無をチェックしているので、一定回
数連続してこの正常動作状態の報告がないとき、その副
プロセッサに対してリセット信号を出力してこれをリセ
ットするとともにタイマー回路７にもリセット信号を送
出して当該副プロセッサに対するタイマ回路が起動して
いるときはこれをもリセットする。したがって上記（２
）の如く、副プロセッサ２に異常状態が発生しでいれば
、このようにして副プロセッサ２の異常が主プロセッサ
１に検出され、副プロセッサ２はリセットされることに
なる。
したがって主プロセッサ１では副プロセッサ２がリセッ
ト状態にあることを認識しているので、副プロセッサ２
においてデータ処理が継続されていた場合でも引続いて
次のデータ処理を行うような指令を出力することはない
。
ト状態にあることを認識しているので、副プロセッサ２
においてデータ処理が継続されていた場合でも引続いて
次のデータ処理を行うような指令を出力することはない
。
（４）また主プロセッサ１に対して通信権が付与された
ときこの主プロセッサ１に異常が発生すれば、タイマ回
路７が規定時間後「１」を出方する。
ときこの主プロセッサ１に異常が発生すれば、タイマ回
路７が規定時間後「１」を出方する。
これによりアンド・ゲート８−１がオフになり。
この主プロセッサ１に対する通信権は強制的に落ちるこ
とになるとともに、このタイマ回路７から出力された「
１」が主プロセッサ１に対してはリセット信号としで作
用して、主プロセッサ１をリセットする。
とになるとともに、このタイマ回路７から出力された「
１」が主プロセッサ１に対してはリセット信号としで作
用して、主プロセッサ１をリセットする。
本発明によれば複数のプロセッサにより構成されるデー
タ処理装置において、あるプロセッサに異常が生じても
他のプロセッサに影響なくこの異常発生のプロセッサを
リセットすることができるので、各プロセッサにおける
状態の不一致を有効に防止することができる。
タ処理装置において、あるプロセッサに異常が生じても
他のプロセッサに影響なくこの異常発生のプロセッサを
リセットすることができるので、各プロセッサにおける
状態の不一致を有効に防止することができる。
第１図は複数のプロセッサを有する従来のデータ処理装
置の説明図、第２図は本発明の一実施例構成図である。 図中、１は主プロセッサ、１−０は動作監視部。 ２．３・・・４は副プロセッサ、５は通信回路、６は通
信権制御回路、７はタイマ回路、８−１〜８〜ｎはアン
ド・ゲートを示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮
置の説明図、第２図は本発明の一実施例構成図である。 図中、１は主プロセッサ、１−０は動作監視部。 ２．３・・・４は副プロセッサ、５は通信回路、６は通
信権制御回路、７はタイマ回路、８−１〜８〜ｎはアン
ド・ゲートを示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮
Claims (1)
- 【特許請求の範囲】 複数のプロセッサを有しプロセッサ間通信を行うデータ
処理装置において、プロセッサに通信権を付与する通信
権制御部と、タイマ一手段を設けるとともにプロセッサ
の１つに他のプロセッサの動作状態を監視する動作状態
監視手段を設け、上記通信権制御部により許可された通
信権の使用に制限時間を設けこの制限時間を超過したと
き許可した通信権を拒否し、また上記動作状態監視手段
を有するプロセッサが他のプロセッサの動作を周期的に
監視制御を行ってその異常の有無を検出し。 異常を検出したとぎ当該プロセッサをリセットするよう
にしたことを特徴とするプロセッサリセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111416A JPS603778A (ja) | 1983-06-21 | 1983-06-21 | プロセツサリセツト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111416A JPS603778A (ja) | 1983-06-21 | 1983-06-21 | プロセツサリセツト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603778A true JPS603778A (ja) | 1985-01-10 |
Family
ID=14560612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58111416A Pending JPS603778A (ja) | 1983-06-21 | 1983-06-21 | プロセツサリセツト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603778A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147146A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Error check system |
| JPS5755461A (en) * | 1980-09-20 | 1982-04-02 | Hitachi Ltd | Multiprocessor failure detection system |
| JPS57143669A (en) * | 1981-02-28 | 1982-09-04 | Omron Tateisi Electronics Co | Debugging device for multiprocessor system |
-
1983
- 1983-06-21 JP JP58111416A patent/JPS603778A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147146A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Error check system |
| JPS5755461A (en) * | 1980-09-20 | 1982-04-02 | Hitachi Ltd | Multiprocessor failure detection system |
| JPS57143669A (en) * | 1981-02-28 | 1982-09-04 | Omron Tateisi Electronics Co | Debugging device for multiprocessor system |
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