JPH02257338A - コンピュータシステムの異常検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はコンビニ−タシステムにおける異常を検出する
異常検出装置に係わり、特に入出力ポートやメモリ回路
からの応答信号がなかった場合や、あったとしても解除
されずに継続する異常事態を検出するコンピュータシス
テムにおける異常検出装置に関する。

［従来の技術］ 一般の小規模なコンピュータシステムにおいては、マイ
クロプロセッサに対して、アドレスバス。

デー９バス、コントロールバスからなるシステムバスを
介して、各種周辺器機が接続される入出力ポートやＲＡ
Ｍ、ＲＯＭ等からなるメモリ回路が接続されている。そ
して、マイクロプロセッサが前記入出力ポート又はメモ
リ回路に対してデータ書込のアクセス処理を実行する場
合には、まず、アドレスバス及びデータバスに書込アド
レスを指定するアドレス値とデータ値を出力する。次に
、アクセスすべき入出力ポート又はメモリ回路に対して
書込信号を送出する。すると、書込信号が印加された入
出力ポート又はメモリ回路内の指定されたアドレスに指
定されたたデータが書込まれる。

データの書込処理が終了した入出力ポート又はメモリ回
路は、コントロールバスを介してマイクロプロセッサに
対して応答信号（ＡＣＫ）を送出する。

また、マイクロプロセッサが前記入出力ポート又はメモ
リ回路に対してデータ読出のアクセス処理を実行する場
合には、まず、アドレスバスに読出アドレスを指定する
アドレス値を出力する。次に、アクセスすべき入出力ポ
ート又はメモリ回路に対して読出信号を送出する。する
と、続出信号が印加された入出力ポート又はメモリ回路
内の指定されたアドレスに記憶されているデータがデー
タバス上へ出力される。マイクロプロセッサはデータバ
ス上に出力されたデータを取り込む。データ出力処理が
終了した入出力ポート又はメモリ回路は、コントロール
バスを介してマイクロプロセッサに対して応答信号（Ａ
　ＣＫ）を送出する。

このようなコンピュータシステムにおいて、マイクロプ
ロセッサから入出力ポート又はメモリ回路に対して書込
信号又は読出信号を出力したにもかかわらず、該当入出
力ポート又はメモリ回路から応答信号が出力されなかっ
たり、たとえ出力されたとしてもその応答信号が解除さ
れない場合には、入出力ポート又はメモリ回路に対して
正しいアクセス処理が実行されたか否かの確約が得られ
ないことになり、誤ったアドレスにデータを書込んだり
、誤ったアドレスからデータを読出したりして、データ
処理全体の信頼性が低下する。。

なお、書込／読出信号に応動して応答信号が出力されな
かった場合には、その都度システムの動作を停止させて
、異常原因を究明して、対策を講することができればよ
いが、システムをその都度停止できない場合が一般的で
ある。

このようにシステムをその都度停止できない場合におい
ては、応答信号なしの情報を例えば記憶部に記憶してお
き、後からその記憶部のデータを印字出力して、異常の
有無を確認して、異常が記録されていれば、その時点で
異常原因を究明して、対策を講することができる事が考
えられる。

［発明が解決しようとする課題］ しかしながら、コンピュータシステムにおいては、多数
の入出力ポートやメモリ回路が組込まれており、応答な
しの情報のみでは、異常が生じた入出力ポート又はメモ
リ回路を特定するのに多大の労力を必要とした。また、
例えば、どのアドレスに対するアクセス動作に対して異
常が生じて応答信号が出力されなかったのかも特定でき
ない。

さらに、書込中に異常が生じたのか、読出中に異常が生
じた′のかも特定できない。

よって、制御プログラムを最初から１ステツプずつ実行
させながら異常原因を究明しなければならず、異常発生
時にこのコンピュータシステムを正常状態に復旧させる
ために多大の時間と労力を必要とする問題がある。

本発明はこのような事情に鑑みてなされたものであり、
応答信号なしゃ応答信号が解除されなった場合には、そ
の時点における異常種類、書込／読出信号、アドレス値
等をラッチするラッチ回路を設けてラッチし、応答信号
なしの場合は、強制的に応答信号を出力し、ラッチ回路
にラッチされた情報を警報情報として記憶しておくこに
より、後からその警報情報を用いて異常原因究明を行う
ことができ、コンピュータシステムの点検補修作業を能
率的に実施できるコンピュータシステムの異常検出装置
を提供することを目的とする。

［課題を解決するための手段］ 上記課題を解消するために本発明における異常検出装置
は、マイクロプロセッサに対してシステムバスを介して
少なくとも入出力ポート及びメモリ回路が接続され、マ
イクロプロセッサは、システムバスにアドレス値、デー
タ値等のアクセスデータを出力した状態で、システムバ
スを介して入出力ポート又はメモリ回路に対して書込／
読出信号を送出し、入出力ポート又はメモリ回路からシ
ステムバスへ出力される応答信号を受領するコンピュー
タシステムにおいて、 システムバスに書込／読出信号が出力された時刻から応
答信号が出力されるまでの時間を計時し、計時値が第１
の許容時間を越えると応答なし信号を出力する第１のカ
ウンタと、システムバスに応答信号が出力された時刻か
らこの応答信号が解除されるまでの時間を計時し、計時
値が第２の許容時間を越えると応答継続信号を出力する
第２のカウンタと、応答なし信号及び応答継続信号を異
常割込信号としてマイクロプロセッサへ送出する論理回
路と、異常割込信号出力に応動して、応答なし信号、応
答継続信号、書込／読出信号、及び現在システムバスに
出力されているアドレス値をラッチするラッチ回路と、
応答なし信号を強制的に応答信号としてマイクロプロセ
ッサへ出力する論理回路と、異常割込信号入力に応動し
て、ラッチ回路にラッチされている応答なし信号、応答
継続信号、書込／読出信号、及びアドレス値を警報情報
として読出して警報集計ファイルへ登録する警報情報登
録手段と、警報情報出力指令に応動して、警報集計ファ
イルに登録された警報情報を出力する警報情報出力手段
とを備えたものである。

［作用］ このように構成された異常検出装置によれば、例えばマ
イクロプロセッサからアクセスデータを出力した状態で
、システムバスを介して入出力ポート又はメモリ回路へ
書込／読出信号を送出したにもかかわらず、第１の許容
時間内に応答信号が出力されなかった場合には応答なし
信号が第１のカウンタから出力される。また、応答信号
が出力されたがその応答信号が第２の許容時間内に解除
されなかった場合には応答継続信号が第２のカウンタか
ら出力される。これらの応答なし信号及び応答継続信号
は論理回路を経て異常割込信号としてマイクロプロセッ
サへ送出される。応答なし信号出力の場合、マイクロプ
ロセッサは応答信号が出力されるまで待ちつづけるので
、強制的に応答信号を出力する。

また、異常割込信号が送出されると、ラッチ回路に応答
なし信号、応答継続信号、書込／読出信号、及び現在シ
ステムバスに出力されているアドレス値がラッチされる
。

異常割込信号が入力されたマイクロプロセッサはラッチ
回路にラッチされている上記各データを警報情報造して
読出して警報集計ファイルへ登録する。

しかして、後からこの警報集計ファイルに登録されてい
る警報情報を出力させれば、異常発生時点における前期
各データ（状態）が得られるので、前記異常発生の原因
究明を能率的に行うことかり能になる。

〔実施例〕

以下本発明の一実施例を図面を用いて説明する。

第１図は実施例の異常検出装置が組込まれたコンピュー
タシステムを示すブロック図である。図中１はマイクロ
プロセッサであり、このマイクロプロセッサ（以下ＭＰ
Ｕと略記する）１には、アドレスバス、データバス、コ
ントロールバスからなるシステムバス２を介して、各種
端末機器が接続される入出力ポート３．警報集計ファイ
ル４ａ等の各種可変データや制御プログラム等の固定デ
ータ等を記憶するメモリ回路４．入出力ポート３及びメ
モリ回路４から出力される応答（Ａ　ＣＫ）信号を検出
する応答信号検出回路５等が接続されている。また、応
答信号検出回路５から前記ＭＰＵ１の割込端子（ＩＮＴ
）へ異常（ＮＭ　Ｉ　）割込信号ｍが送出される。

また、前記ＭＰＵＩには、内部バス６を介して、警報情
報を印字出力するプリンタ７、異常発生を告知する警報
ランプ８１例えば警報集計出力指令等の各種操作指令を
入力するためのキーボード９゜現在時刻を計時するタイ
マ１０等が接続されている。

前記応答信号検出回路５は第２図に示すように構成され
ている。

ＭＰＵＩからシステムバス２のコントロールバスを介し
て出力されるメモリ書込信号（ＭＷＲ）。

メモリ読出信号（ＭＲＤ）、入出力ポート書込信号（Ｉ
　０ＷＲ）　　入出力ポート読出信号（ＩＯＲＤ）等の
各書込／読出信号はノアゲート１１及びアンドゲート１
２を介して第１のカウンタ１３のクリア端子（ＣＬＲ）
へ入力される。また、前記ノアゲート１１から出力され
る書込／読出信号Ｃは遅延回路１４で遅延された後アン
ドゲート１５を経由してラッチ回路１６のクロック端子
（ＣＰ）へ印加される。さらに、ノアゲート１１から出
力される書込／読出信号Ｃはアンドゲート１７を経由し
てラッチ回路１８のクロック端子（ｃ　ｐ）へ印加され
る。

前記ラッチ回路１６は、クロック端子（ｃ　ｐ）にクロ
ック信号が入力すると、入力端子りに印加されている前
記ＭＰＵＩから出力された各書込／読出信号を取り込む
。そして、ラッチ回路１６の各出力端子Ｑから出力され
る信号にはデータバッファ１９へ入力される。データバ
ッファ１９は、選択された一つのナントゲート２０から
出力される読出選択信号ｎが出力制御端子（ＯＥ）に印
加されると、ラッチ回路１６から入力された一つの書込
／読出信号を８ビツトのステータスバス・２１へ出力す
る。

さらに、前記ラッチ回路１８は、クロック端子（ＣＰ）
にクロック信号が入力すると、入力端子りに印加されて
いるアドレスバス上のアトレア値ｅ及びデータバス上の
データ値ｆを取り込む。そして、ラッチ回路１８の各出
力端子Ｑから出力されるデータｌはデータバッファ２２
ａ、２２ｂへ入力される。データバッファ２２ａ、２２
ｂは、選択された一つのナントゲート２０から出力され
る読出選択信号ｎが出力制御端子（ＯＥ）に印加される
と、ラッチ回路１８から入力されアドレス値ｅ、データ
値ｆを８ビツトのステータスバス２１へ出力する。

また、ＭＰＵＩから出力された入出力ポート読出信号（
ＩＯＲＤ）ｄはラッチ回路１８へ入力されると共に前記
各ナントゲート２０へ印加される。

また、この各ナントゲート２０の他方端にはアドレス値
ｅが入力されるアドレスデコーダ２３の各出力信号が印
加されている。この各ナントゲート２０から出力される
各読出選択信号ｎは各データバッファ１９．２２ａ、２
２ｂに印加されると共にノアゲート２４及びバッファ回
路２５を介して、新たな応答信号やとしてシステムバス
２内のコントロールバスへ出力され、最終的にＭＰＵＩ
へ入力される。

入出力ポート３又はメモリ回路４から出力された応答信
号ａは、前記アンドゲート１２を介して第１のカウンタ
１３へ印加されると共に、インバータ２６にてレベルが
反転された後、第２のカウンタ２７のクリア端子（ＣＬ
Ｒ）へ印加される。

第１．第２のカウンタ１３，２７の各クロック端子ＣＣ
Ｐ’）にはクロック発生器２８からクロック信号が印加
される。

即ち、第１のカウンタ１３は、クリア端子（ＣＬＲ）へ
一つの書込／読出信号が印加されると、前記クロック信
号にて経過時間を計時し、予め設定された第１の許容時
間Ｔ１を計時する前に、応答信号ａがクリア端子に入力
されると、前記経過時間をクリアする。また、第１の許
容時間Ｔ。

を計時しても応答信号ａが入力されない場合は、応答な
し信号りをフリップフロップ２９のセット端子（Ｓ）へ
印加する。

また、第２のカウンタ２８は、クリア端子（ＣＬＲ）へ
応答信号ａが印加される（Ｌレベルへ立下がる）と、前
記クロック信号にて経過時間を計時し、予め設定された
第２の許容時間Ｔ２を計時する前に、応答信号ａが解除
される（Ｈレベルへ立上る）と、前記経過時間をクリア
する。また、第２の許容時間Ｔ２を計時しても応答信号
ａが解除されない場合は、応答継続信号ｇをフリップフ
ロップ３０のセット端子（Ｓ）へ印加する。

各フリップフロップ２９．３０から出力されるＨレベル
の応答なし信号ｊおよび応答継続信号ｌは論理回路とし
てのオアゲート３１及びインバータ３２を介して異常（
ＮＭＩ）割込信号ｍとしてＭＰＵＩの割込端子（ＩＮＴ
）へ送出される。また、この異常割込信号ｍはインバー
タ３３及び前記アンドゲート１５．１７を介して前記ラ
ッチ回路１６．１８のクロック端子（ＣＰ）へ印加され
る。

また、フリップフロップ２９から出力された応答なし信
号ｊは、ノアゲート１１らか出力される書込／読出信号
Ｃとアンドゲート３７および遅延回路３８を介して、単
安定マルチバイブレータ３４に印加され、この単安定マ
ルチバイブレーク３４で一定時間幅のパルスに変換され
、前記ノアゲート２４．バッファ回路２５を介して、応
答信号すとして、ＭＰＵＩへ送出される。

さらに、各フリップフロップ２９．３０から出力される
応答なし信号ｊ及び応答継続信号ｉはラッチ回路３５へ
入力され、このラッチ回路３５は出力制御端子（ＯＥ）
に前記読出選択信号ｎが印加されると、ラッチした応答
なし信号ｊおよび応答継続信号ｉをステータスバス２１
へ出力する。

なお、前記各フリップフロップ２９．３０は前記インバ
ータ３６を介して印加される読出選択信号ｎにてリセッ
トされる。

前記８ビツトのステータスバス２１には、前記ラッチ回
路３５に記憶された応答なし信号ｊ及び応答継続信号１
１データバツフア１９に記憶され異常が生じた書込／読
出信号、データバッファ２２ａ、２２ｂに記憶されたア
ドレス値ｅ、データ値ｆが出力されるが、上記各情報を
一度に出力することは不可能なので、第３図に示すよう
に、１バイト（Ｓビツト）の各桁ｄ０〜ｄ７に、異常発
生した場合の各ビットを割り付けている。なお、アドレ
ス値ｅ及びデータ値ｆを出力する場合は２回に分割して
出力される。

次に、第２図に示す応答信号検出回路５の動作を第４図
のタイムチャートを用いて説明する。

時刻ｔｏにてアドレスバスにアドレス値ｅを出力し、時
刻ｔ、にて入出力ポート３に対して読出信号（ＩＯＲＤ
）が出力されると、ノアゲート１１からＨレベルの読出
信号Ｃが出力されるので、第１のカウンタ１３が計時を
開始し、ラッチ回路１８にアドレス値ｅが取り込まれる
。そして、このアドレス値ｅは次のデーバッファ２２ａ
８２２ｂに記憶される。なお、アンドゲート１５゜１７
の他方に入力されている異常割込信号ｍはインバータ３
３にてＨレベルに転換されている。そして、遅延回路１
４における遅延時間が経過した時刻ｔ２に達すると、ラ
ッチ回路１６にＬレベルの入出力ポート読出信号（ＩＯ
ＲＤ）が取り込まれる。この読出信号（ＩＯＲＤ）は次
のデーバッファ１９に記憶される。

しかして、第１の許容時間Ｔ、が経過しても入出力ポー
ト３から応答信号ａが入力しなかった場合は、時刻ｔ３
にて第１のカウンタ１３からパルス状の応答なし信号り
が出力される。すると、フリップフロップ２９がセット
され、フリップフロップ２９からＨレベルの応答なし信
号ｊがオアＹ−）３１．インバータ３２を介して異常割
込信号ｍとしてＭＰＵＩへ送出される。同時に、フリッ
プフロップ２９から出力された応答なし信号ｊはラッチ
回路３５へ取り込まれる。

時刻ｔ、にて応答なし信号ｊが出力されると、単安定Ｍ
　−’Ｖ　３４及びノアゲート２４を介してＭＰＵＩへ
応答信号すが送出される。

しかして、異常割込信号ｍを受領したＭＰＵＩは、異常
発生処理プログラムに従って、アドレスバスに特定のア
ドレス値を出力し、再度読出信号（ＩＯＲＤ）を出力す
る。今回はアンドゲート１５．１７は成立しないので、
各ラッチ回路１６゜１８のラッチ内容は変化しない。特
定のアドレス値はアドレスデコーダ２３にて各ナントゲ
ート２０へ印加され、アドレス値に対応した特定のナン
トゲート２０からＬレベルの読出選択信号ｎが出力され
る。そして、まず、ラッチ回路３５およびデータバッフ
ァ１９に記憶されている応答なし信号ｊおよび読出し信
号（ＩＯＲＤ）が８ビツトのステータスバス２１へ出力
される。

ＭＰＵＩは、まず、応答なし信号ｊおよび読出し信号（
ＩＯＲＤ）を含む異常ステータスの警報情報を読取る。

次に、ＭＰＵＩは前回と異なる値の特定のアドレス値を
出力し、アドレスデコーダ２３にて前回と異なるナント
ゲート２０を指定する。その結果、データバッファ２２
ａ、２２ｂが指定され、記憶されているアドレス値ｅが
ステータスバス２１へ送出される。ＭＰＵＩは、異常発
生時のアドレス値ｅを含む異常ステータスの警報情報を
読取る。

最後に、ＭＰＵ１はさらに異なる値の特定のアドレス値
を出力し、読出選択信号ｎにてフリップフロップ２９を
リセットさせる。

次に、時刻ｔ４にて、例えば入出力ポート３から応答信
号ａが入力すると第２のカウンタ２７が計時を開始する
が、第２の許容時間Ｔ２を経過した時刻ｔ５になっても
応答信号ａが解除されない（立上がらない）場合は、第
２のカウンタ２７からパルス状の応答継続信号ｇが出力
され、フリップフロップ３０がセットされる。その結果
、フリップフロップ３０からＨレベルの応答継続信号ｉ
が出力され、オアゲート３１．インバータ３２を介して
ＭＰＵＩに異常割込信号ｍが送出される。

同時に、ラッチ回路３５に応答継続信号ｉが記憶される
。

異常割込信号ｍを受領したＭＰＵＩは、前述と同様に、
読出信号（ＩＯＲＤ）を出力すると共にアドレスバスに
特定のアドレス値を出力して、アドレスデコーダ２３を
介して、ラッチ回路３５に記憶された応答継続信号ｉ、
データバッファ９に記憶された一つの書込／読出信号を
ステータスバス２１へ出力させる。そして、ステータス
バス２１に出力された第３図に示す異常ステータスの各
情報を読取る。さらに、異なる特定のアドレス値を出力
して異常発生時点におけるアドレス値ｅをデータバッフ
ァ２２ａ、２２ｂを介してステータスバス、２１へ出力
させて読取る。最後に、フリップフロップ３０を読出選
択信号ｎにてリセットする。

次に、第１図におけるＭＰＵＩの動作を第５図の流れ図
を用いて説明する。装置の電源が投入されると、Ｓ（ス
テップ）１にて通常のシステム処理を実行する。そして
、その実行途中で、応答信号検出回路５から異常割込信
号ｍが割込端子（ＩＮＴ）へ入力すると、第６図に示し
た、異常発生時における異常検出処理プログラムを実行
する。

第６図において、Ｓ２にて読出信号及び特定アドレス値
を出力して、応答信号検出回路５か出力される第３図に
示す異常ステータスの各情報を読取る。Ｓ３にて、その
異常ステータスの各ビットｄ　ｏ　”−ｄ　ｔを調べて
、入出力ポート３に関する異常であれば、異常発生時に
おけるアドレス値ｅを、同じく異常ステータスから読取
る。そして、Ｓ４にて、メモリ回路４内に形成された警
報集計ファイル４ａの入出力ポートの領域に、異常ステ
ータスから読取った、応答なし、応答継続等の異常種類
、異常発生時のアドレス値、ステータス、タイマ１０か
ら読取った異常発生時刻等からなる警報情報を格納する
。

なお、同一種類の異常が繰り返し発生した場合には、発
生時刻情報のみが新たに追加登録される。

次に、Ｓ５にて、今回発生した異常に関する警報情報を
、第７図に示すように、プリンタ７にて印字出力する。

さらに、Ｓ６にて、その警報情報の示す異常内容が重大
な異常であれば、この警報情報を例えば外部のシステム
へ送出して、このコンピュータシステムの動作を強制的
に停止させる。

また、Ｓ７にて、メモリ回路３に関する異常であれば、
異常発生時におけるアドレス値ｅを読取る。そして、Ｓ
８にて、警報集計ファイル４ａのメモリ回路の領域に、
異常ステータスから読取った、応答なし、応答継続等の
異常種類、異常発生時のアドレス値、ステータス、タイ
マ１０から読取った異常発生時刻等からなる警報情報を
格納する。

なお、同一種類の異常が繰り返し発生した場合には、発
生時刻情報のみが新たに追加登録される。

次に、Ｓ９にて、今回発生した異常に関する警報情報を
、第７図に示すように、プリンタ７にて印字出力する。

そして、Ｓ６へ進み、重大異常か否を調べる。

さらに、Ｓ７にて、メモリ回路３に関する異常でなけれ
ば、他の異常発生情報を警報集計ファイル４ａに格納し
、印字出力する。

以上の異常発生処理が修了すると、第５図のメインルー
チンへ戻る。第５図のメインルーチンにおいて、Ｓｌｌ
にてキーボード９から警報集計出力指令が入力されると
、Ｓ１２にて、メモリ回路４の警報集計ファイル４ａに
登録された入出力ポートおよびメモリ回路毎に、異常の
種別、アドレス値、ステータス、異常発生時刻１等の各
警報情報を、第８図に示すように、異常発生集計レポー
トの形式で印字出力する。異常発生集計レポートの印字
出力処理が終了すると、警報集計ファイル４ａの記憶内
容をクリアして、８１３戻り、通常のシステム処理を再
開する。

このように構成された異常検出装置であれば、ＭＰＵＩ
から、システムバスのコントロールバスを介して入出力
ポート３又はメモリ回路４へ書込／読出信号を送出した
にもかかわらず、第１の許容時間Ｔ１内に応答信号ａが
出力されなかった場合には応答なし信号りが第１のカウ
ンタ１３から出力される。また、応答信号ａが出力され
たがその応答信号ａが第２の許容時間Ｔ２内に解除され
なかった場合には応答信号継続信号ｇが第２のカウンタ
２７から出力される。これらの応答なし信号及び応答継
続信号はオアゲート３１を介して異常割込信号ｍとして
ＭＰＵＩへ送出される。

また、異常割込信号ｍが送出されると、ラッチ回路３５
，１６．１８に応答なし信号ｊ、応答継続信号ｉ、書込
／読出信号、及び現在システムバスに出力されているア
ドレス値ｅがラッチされる。

異常割込信号ｍが入力されたＭＰＵＩは各ラッチ回路３
５．１６．１８にラッチされている上記各データを警報
情報として読出して警報集計ファイル４ａへ登録する。

同時に、今回の異常内容を示す警報情報を印字出力する
。

また、キーボード９ばて警報集計出力操作を行うと、前
記警報集計ファイル４ａに登録されている各異常発生に
おける警報情報が警報集計レポートとしてまとめて印字
出力される。

この警報集計レポートには、各異常発生における、応答
なしゃ応答継続等の異常の種類、入出力ポートかメモリ
回路か等の異常以上発生場所、書込中か読出中かの区別
、異常発生時点におけるアドレス値、異常発生時刻等が
印字される。

しかして、後からこの警報集計レポートの警報内容を検
討することによって、各異常発生の原因究明を能率的に
実施できる。

［発明の効果］ 以上説明したように本発明の異常検出装置によれば、応
答信号なしゃ応答信号が解除されなかった場合には、そ
の異常発生時点における異常種類。

書込／読出信号、アドレス値等をラッチするラッチ回路
を設け、そのラッチ回路にラッチされた情報を警報情報
として記憶している。したがって、後からその警報情報
を、例えば警報集計レポートとして印字出力させれば、
異常原因究明を迅速、かつ適格に実行でき、コンピュー
タシステム全体の点検補修作業を能率的に実施できる。

【図面の簡単な説明】

図は本発明の一実施例に係わるコンピュータシステムの
異常検出装置を示すものであり、第１図はコンピュータ
システム全体を示すブロック図、第２図は応答信号検出
回路を示すブロック図、第３図異常ステータスを示す図
、第４図は応答信号検出回路の動作を示すタイムチャー
ト、第５図および第６図はＭＰＵの動作を示す流れ図、
第７図および第８図は警報情報の印字出力フォーマット
を示す図である。 １・・・ＭＰＵ、２・・・システムバス、３・・・入出
力ポート、４・・・メモリ回路、４　ａ・・・警報集計
ファイル、７・・・プリンタ、１３・・・第１のカウン
タ、１５．１８．３５・・・ラッチ回路、２７・・・第
２のカウンタ、３１・・・オアゲート。

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサ（１）に対してシステムバス（２）
   を介して少なくとも入出力ポート（３）及びメモリ回路
   （４）が接続され、前記マイクロプロセッサは、前記シ
   ステムバスにアドレス値、データ値等のアクセスデータ
   を出力した状態で、前記システムバスを介して前記入出
   力ポート又はメモリ回路に対して書込／読出信号を送出
   し、前記入出力ポート又はメモリ回路からシステムバス
   へ出力される応答信号を受領するコンピュータシステム
   において、 前記システムバスに前記書込／読出信号が出力された時
   刻から前記応答信号が出力されるまでの時間を計時し、
   計時値が第１の許容時間を越えると応答なし信号を出力
   する第１のカウンタ（１３）と、前記システムバスに前
   記応答信号が出力された時刻からこの応答信号が解除さ
   れるまでの時間を計時し、計時値が第２の許容時間を越
   えると応答継続信号を出力する第２のカウンタ（２７）
   と、前記応答なし信号及び応答継続信号を異常割込信号
   として前記マイクロプロセッサへ送出する論理回路（３
   １）と、前記異常割込信号出力に応動して、前記応答な
   し信号、応答継続信号、書込／読出信号、及び現在シス
   テムバスに出力されているアドレス値をラッチするラッ
   チ回路（１５、１８、３５）と、前記応答なし信号を強
   制的に応答信号として前記マイクロプロセッサへ出力す
   る論理回路（３４、３７、３９）と、前記異常割込信号
   入力に応動して、前記ラッチ回路にラッチされている前
   記応答なし信号、応答継続信号、書込／読出信号、及び
   アドレス値を警報情報として読出して警報集計ファイル
   へ登録する警報情報登録手段（Ｓ４、Ｓ８）と、警報情
   報出力指令に応動して、前記警報集計ファイルに登録さ
   れた警報情報を出力する警報情報出力手段（Ｓ１２）と
   を備えたコンピュータシステムの異常検出装置。