JPS6042496B2 - パリテイエラ−処理方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、コンピュータあるいはマイクロコンピュー
タ等のプロセッサおよびメモリを用いて情報処理を行う
システムに関し、特にそのメモリアクセスの際におおる
パリテイエラー処理方式に関するものてある。

従来この種情報処理装置のメモリにおけるパリテイエ
ラーの処理にあたつては、パリテイエラー が発生した
場合に、メモリをアクセスした装置の違いや、メモリが
アクセスされた状態の違いによつてプロセツサヘパリテ
イエラー発生の報告を行う場合の報告種別に差を設けて
いなかつた。

換言すると、メモリでパリテイエラーが発生した場合、
プロセッサでの処理は常に同一であつた。従つて、この
ような方法では、パリテイエラーが発生した際に、パリ
テイエラーを発生したデータの重要度の差に応じてプロ
セッサ側で異なつた処理を行なわせることができないと
いう欠点があつた。 本発明はこれらの欠点を除去する
ことを目的とし、そのために、メモリのパリテイエラー
が発生した際に、メモリを起動（アクセス）してきた装
置の種別や、メモリが起動された時点の状態の差に応じ
て、プロセツサヘ異なる形態の報告を行なうことにより
、パリテイエラーを発生したデータの重要度の差に応じ
てプロセッサが異なつた処理を実行できるようにする。

・ 以下、本発明を図面を参照して詳細に説明する。

図は本発明の一実施例を示し、図中の破線て囲まれた
部分Ａはプロセッサを有する制御装置を示している。

ここで、１はプロセッサ、２はメインメモリ、３はメモ
リ２の書き込み時にパリテイ信号を付加し、メモリ２か
ら読み出し時にパリテイ照合を行つてメモリ２の蓄積デ
ータの誤りを監視するパリテイ付加およびチェック回路
、４は外部入力の有無、処理状態等を表示する状態表示
レジスタ、５は外部装置Ｂとの間で情報の授受を行うイ
ンターフェース部、６はＤＭＡ（ＤｉｒｅｃｔＭｅｍＯ
ｒｙＡｃｃｅｓｓ）転送の制御回路、７はパリテイエラ
ーが発生した時、その発生時の状況に応じて異なつた内
容の障害報告をレジスタ４に行なうパリテイエラー処理
回路、８は制御装置Ａ内のバスを示す。パリテイエラー
処理回路７は、例えば、情報線Ｐ，ｑに接続された禁止
ゲート１１とアンドゲート１２により構成でき、各ゲー
ト１１，１２の出力をレジスタ４に送出する。外部装置
Ｂは情報の授受をメインメモリ２との間で行なう場合に
、その都度プロセッサ１を介さないで行なうことも可能
である。

すなわち、外部装置Ｂを通じてインタフェース部５が起
動されると、インタフェース部５はＤＭＡ転送制御回路
６を起動する。Ｄｒｌ！４Ａ転送制御回路６は、外部装
置Ｂとメインメモリ２とが直接に情報転送することを、
プロセッサ１の制御クロックを利用して可能とする。外
部装置Ｂとメインメモリ２との間で情報転送が行なわれ
ている間は、その状態を表わす信号が情報線ｐを通して
パリテイエラー処理回路７へ供給されている。パリテイ
エラー付加およびチェック回路３は、メインメモリ２へ
情報を格納する時にパリテイビットを付加し、メインメ
モリ２から情報を取り出す時にパリテイチェックを行な
う。パリテイチェックを行なつた際にパリテイエラーが
検出された場合はパリテイエラー付加およびチェック回
路３より、情報線ｑを通して、パリテイエラー処理回路
７へパリテイエラー検出信．号を送出する。このパリテ
イエラー処理回路７では、情報線ｑを通じてパリテイエ
ラーの発生が通知された場合には、そのパリテイエラー
が、メインメモリ２が外部装置Ｂとの間のＤＭＡ制御に
よる直接の情報転送の際に発生したパリテイエラー・で
あるのか、プロセッサ１との制御中に発生したパリテイ
エラーであるかを情報線ｐを通じて受信される状態信号
によつて識別することができる。このようにして、パリ
テイエラー処理回路７は、メモリパリテイエラーが発生
した楊合には、そのパリテイエラーを、プロセッサ１か
らのメモリアクセス時に生じたものと、ＤＭＡ転送制御
回路６の動作中に生じたものとに区別して状態表示レジ
スタ４へ報告することができる。しかして、プロセッサ
１は状態表示レジスタ４の内容をルックインすることに
よつて必要な処理を行なう。なお、実時間性の高い処理
については状態表示レジスタ４よりプロセッサ１への割
込も可能である。状態ｌ表示レジスタ４では、メモリパ
リテイエラーが発生した場合には、そのパリテイエラー
がプロセッサ１からのメモリアクセス時に発生したもの
か、あるいはＤＭＡ転送制御回路６の動作中に発ＴＩＬ
′−たものかを区別して表示を行うので、プロセッサ１
ではアクセスした装置の違いに応じて異なつた処理を行
なうことができる。なお、上例では、パリテイエラー処
理回路７はメインメモリ２でパリテイエラーが発生した
場合にプロセッサ１からのアクセス中に発生したものか
、ＤＭＡ転送制御中に発生したものかを識別しているが
、特にＤＭＡ転送中という状態でない場合においても、
本発明を適用することがてきる。

すなわち、メインメモリ２へアクセスする装置が複数で
ある場合には、いずれの装置からアクセスされているか
の状態信号を情報線を通じてパリテイエラー処理回路７
に供給することにより、パリテイエラー処理回路７では
メインメモリ２へアクセスした装置を把握し、その装置
の種別により異なつた報告を状態表示レジスタ４へ行な
うことができる。また、情報線ｐを通じて各種装置の処
理状態を表示するように構成して、装置がどのような処
理を行なつているかに応じて、パリテイエラー処理回路
７より異なつた報告を状態表示レジスタ４へ行なうこと
により、制御装置の処理状態に応じてプロセッサ１は異
なつた処理を行なうこともできる。以上説明したように
、本発明によれば、パリテイエラー処理回路７では、メ
インメモリ２へアクセスした装置の種別あるいは状態の
違いに応じてプロセッサ１への報告内容を変えることに
より、メモリパリテイエラーが発生した場合、プロセッ
サ１ではメインメモリ２で処理を行つているデータの状
態、種類を把握できるので、そのデータの重要度の差に
応じて異なつた処理を行うことができる利点がある。

例えば、多少の符号誤りの許容されるファクシミリ画信
号に対しては、パリテイエラーが頻発しない限り特に処
置を行なわず、エラー発生頻度を監視するのみとし、プ
ログラムデータに対しては、ただちに異常処理を行なう
などの形態をとつて、誤りの許容される信号部分につい
ては過剰な処理をとらないでもすむようにし、以て必要
以上の処理を行う必要のない経済的なプログラム構成を
行うことができる。

【図面の簡単な説明】

図面は本発明の構成の一実施例を示すブロック図である
。 Ａ・・・・・・制御装置、Ｂ・・・・・・外部装置、１
・・・・・・プロセッサ、２・・・・・メインメモリ、
３・・・・・・パリテイ付加およびチェック回路、４・
・・・・状態表示レジスタ、５・・・・・外部装置との
インタフェース部、６・・・・・・ＤＭＡ転送の制御回
路、７・・・・・・パリテイエラー処理回路、８・・・
・・装置内バス、１１・・・・・・禁止ゲート、１２・
・・・・・アンドゲート。

Claims (1)

【特許請求の範囲】
1. １ プロセッサおよびメモリを用いて情報処理を行うに
   あたり、前記メモリの書き込み時にパリテイ信号を付加
   し、前記メモリからの読み出し時にパリテイ照合を行う
   誤り検査／誤り検査コード発生回路を有するパリテイエ
   ラー処理方式において、前記メモリの使用状態を表わす
   情報信号と、前記誤り検査／誤り検査コード発生回路か
   ら送出されるパリテイエラー検出信号とを導入して、前
   記情報信号の種別に対応した複数種の誤り検出信号を送
   出する誤り処理手段を備え、前記プロセッサに対するパ
   リテイエラーの報告内容を適宜変更し得るよう構成した
   ことを特徴とするパリテイエラー処理方式。