JPH02257643A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH02257643A
JPH02257643A JP1079226A JP7922689A JPH02257643A JP H02257643 A JPH02257643 A JP H02257643A JP 1079226 A JP1079226 A JP 1079226A JP 7922689 A JP7922689 A JP 7922689A JP H02257643 A JPH02257643 A JP H02257643A
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JP
Japan
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semiconductor substrate
semiconductor
substrate
electrodes
large recess
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Taeko Nakamura
中村　多恵子
Yasushi Yoshii
吉井　泰
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体基板中に設けた貫通孔を介してその
表面と裏面とを電気的に接続するように構成されたバイ
アホール構造の半導体装置とその製造方法に関する。
（従来の技術） 半導体基板の表面と裏面とを電気的に接続するための貫
通孔を備えた従来のバイアホール構造の半導体装置及び
その製造方法の１例を第３図（ａ）乃至（ｄ）に示す。
同図において、（１）は半導体基板、（２）、（３）、
（４）は半導体基板（１）内に形成配列された複数個の
半導体素子（図示せず）、例えば電界効果トランジスタ
のソース電極、トレイン電極、ゲート電極である。また
、（２１）は半導体基板（１）の裏面に大形状凹部（２
２）を形成するために被着された第１のレジスト膜、（
２３）は大形状凹部（２２）の底面と各半導体素子のソ
ース電極（２）との間に貫通孔（２４）を形成するため
に被着された第２のレジスト膜、（２５）は半導体基板
（１）の裏面と大形状凹部（２２）及び貫通孔（２４）
の各内面とを覆う金属層である。
次に、その製造方法について説明する。
先ず、半導体基板（１）の表面上にソース電極（２）、
トレイン電極（３）、ゲート電極（４）等を形成して半
導体装ｆ−を構成した後、半導体基板（１）の裏面をエ
ツチングあるいは研削等により所要の厚みまで薄化する
。次に、第３図（ａ）に示すように、第１のレジスト膜
（２１）をマスクとして半導体基板（１）の裏面をエツ
チングして、複数個の半導体素子、すなわち複数個のソ
ース電極（２）　、　（２）・・・・に対向する大形状
凹部（２２）を形成し、第１のレジスト膜（２１）を除
去する０次に、第３図（ｂ）、（Ｃ）に示すように、第
２のレジスト膜（２３）をマスクとして大形状凹部（２
２）の底面をエツチングすることにより各ソース電極（
２）に達する貫通孔（２４）を形成し、その後、第２の
レジスト膜（２３）を除去する。最後に、第３図（ｄ）
に示すように、大形状凹部（２２）及び貫通孔（２４）
の各内面と半導体基板（１）の裏面とを金属層（２５）
で被ダして、各ソース電極（２）と半導体基板（＋）の
裏面とを電気的に接続する。
また、他のバイアホール構造の半導体装ことして、公開
特許公報昭６３−１５５６７：１号に開示されている。
第４図に示すようなものがある。この半導体装置は、基
板（１）の厚みを３０ｐｍに薄化した後、各ソース電極
（２）に対して階段状の貫通孔（３０）を１つ宛設け、
その後、各貫通孔の内面及び基板（１）の裏面を金属層
（３１）で被覆して構成される。
〔発明が解決しようとする課題〕
第３図に示す従来の半導体装を製造方法では、に述のよ
うに、最初に１回目のエツチングで大形状凹部（ｚ２）
を形成し、その後、２回目のエツチングで貫通孔（２４
）を形成するので、その貫通孔の形成時には大きな段差
（Ｄ）の付いた半導体基板（＋）の裏面と大形状凹部（
２２）の底面とを第２のレジスト膜（２３）で被覆しな
ければならない、この段差のために、第２のレジスト膜
（２３）の厚さを均一にすることが困難となり、また、
大形状凹部底面の第２のレジスト膜（２３）を除去する
ための露光条件か難しくなる、などの問題が生ずる。
また、第４図に示す従来の半導体装置では、基板（１）
を３０川曹程度に薄化しなければならないので、基板の
強度やモノリシック・マイクロ波集積回路適用時のマイ
クロストリップ線路の損失などの而で問題かある。しか
も、この半導体装置では、各ソース電極（２）に対して
貫通孔（３０）を１つ宛設けるため、熱抵抗が大きくな
るという欠点もある。
この発明は上記のような問題点を解消するためになされ
たものである。
（課題を解決するための手段） この発明は、半導体基板の第１表面に配列された複数個
の半導体素子の電極のそれぞれに対向して半導体基板の
第２表面付近に複数個の小形状凹部を形成し、その後、
それらの小形状凹部及びその周辺をエツチングして、そ
れらの凹部を連結する１つの大形状凹部を形成すると共
にその大形状凹部から上記複数個の半導体素子の電極の
それぞれに達する複数個の貫通孔を形成するようにした
ものである。
（作　用） この発明では、複数個の半導体素子の電極に対向する１
つの大形状凹部と複数個の貫通孔とを同時に形成するた
め、従来のように、半導体基板の第２表面と大きな段差
か生し・た大形状凹部底面をレジスト膜で被覆してエツ
チングするようなことは全く不要となる。また、この発
明では、複数個の半導体素子の各電極に対して階段状の
貫通孔を１つ宛設ける必要もない。
（実施例） 以下、この発明の一実施例を図について説明する。第１
図において、（５）は各ソース電極（２）の直下の半導
体基板（１）の裏面付近に小形状凹部（６）を形成する
ための第１のレジスト膜、（７）は大形状凹部（８）と
貫通孔（９）とを形成するための第２のレジスト膜、（
１０）は第１の金属層である。
先ず、半導体基板（１）の表面にソース電極（２）、ト
レイン電極（３）、ゲート電極（４）等を設け、複数個
の半導体素子を形成する０次に、半導体基板（１）の裏
面をエツチングや研削などによって所要の厚さ（例えば
７０ｐ■以上の厚さ）まで薄化すｌる０次に、第１図（
ａ）に示すように、第１のレジスト膜（５）をマスクに
して半導体基板（１）の裏面から各ソース電極（２）に
向って半導体基板（１）のエツチングを行ない、各ソー
ス′屯極（２）の直下の基板裏面付近に小形状凹部（６
）を形成し、その後、第１のレジスト膜（５）を除去す
る。次に、第１図（ｂ）、（Ｃ）に示すように、第２の
レジスト膜（７）をマスクにして小形状凹部（６）及び
その周辺をエツチング除去することにより、複数個の小
形状凹部（６）を連結する１つの大形状凹部（８）とそ
め大形状凹部から各ソース電極（２）に達する複数個の
貫通孔（９）とを同時に形成し、その後、第２のレジス
ト膜（７）を除去する。なお、小形状凹部（６）と、大
形状凹部（８）及び貫通孔（９）とを形成するための各
エツチングは横広がりの少ないトライエツチング等を採
用するとより効果的である。
最後に、第１図（ｄ）に示すように、半導体基板（＋）
の裏面と大形状凹部（８）及び貫通孔（９）の内面とに
第１の金属層（ｌＯ）を蒸着法で被着させて各ソース電
極（２）と半導体基板（１）の裏面とを電気的に接続す
る。
なお、上記実施例では半導体基板の裏面に第１の金属層
を蒸着させたか、第２図に示すように、メツキによって
半導体基板（１）の裏面に第２の金属層（１１）を形成
してＰ　ＨＳ　（Ｐ！ａｔｅｄ　ｌ−１ｅａｔ　５ｉｎ
ｋ）を設けてもよい。この様にすれば、半導体素子のソ
ース・インダクタンスや半導体装置の熱抵抗の低減が容
易に可能となる。
また、上記実施例ては、半導体素子のソース電極だけを
半導体基板の裏面と金属層で接続させたか、その様に接
続させる電極はソース電極に限定されるものではない。
〔発明の効果〕
以上のように、この発明によれば、最初に、複数個の半
導体素子の電極のそれぞれに対向して半導体基板の第２
表面付近に複数個の小形状凹部を形成し、その後、それ
らの小形状凹部及びその周辺をエツチング除去して、大
形状凹部と貫通孔とを同時に形成するため、第３図に示
すような、大形状凹部を形成した後で貫通孔を形成する
場合に比べて、貫通孔形成作業を容易にすることができ
る。
また、第４図に示すような、各電極に対して階段状のｎ
通孔を１つ糸形成する場合に比べて、半導体基板を薄化
する必要はなく、しかも熱抵抗を容易に低減することが
できる。
【図面の簡単な説明】
第１図はこの発明の一実施例による半導体装置の製造過
程を示す断面図、第２図はこの発明の他の実施例を示す
半導体装ｔの断面図、第３図は従来の半導体装置の製造
過程を示す断面図、第４図は他の従来の半導体装置の構
造を示す断面図７である。 （１）は半導体基板、（２）はソース電極、（６）は小
形状凹部、（８）は大形状凹部、（９）は貫通孔、（１
０）は第１の金属層、（１１）は第２の金属層。 なお、各図中同一符号は同一・又は相当部分を示す。 代　　理　　人　　　大　　　岩　　　＃′７　　　、
ｍ晃２ 団 第３　回ｆａ１ １：ｆ２ハ金属層 第３ 図 （Ｃ） 第 図

Claims (2)

    【特許請求の範囲】
  1. （１）互いに対向する第１表面と第２表面とを有する半
    導体基板と、その基板の第１表面に電極が配列されるよ
    うにしてその基板に形成された複数個の半導体素子と、
    を備え、 上記半導体基板には、上記複数個の半導体素子の上記電
    極のそれぞれに対向して上記半導体基板の第２表面付近
    に配設された複数個の小形状凹部を連結して形成された
    １つの大形状凹部と、上記複数個の小形状凹部をその大
    形状凹部から上記電極のそれぞれにまで伸延させて形成
    された複数個の貫通孔と、これらの各貫通孔内面及び上
    記大形状凹部内面を覆う一連の金属層と、が形成されて
    いる、半導体装置。
  2. （２）互いに対向する第１表面と第２表面とを有する半
    導体基板の第１表面に電極が配列されるようにしてその
    基板に複数個の半導体素子を形成する工程と、 上記複数個の半導体素子の上記電極のそれぞれに対向す
    る上記半導体基板の第２表面付近の部分をエッチング除
    去して複数個の小形状凹部を形成する工程と、 上記複数個の小形状凹部及びその周辺をエッチング除去
    して、上記半導体基板の第２表面側においてそれらの小
    形状凹部を連結する１つの大形状凹部を形成すると共に
    上記半導体基板の第１表面側においてその大形状凹部か
    ら上記複数個の半導体素子の上記電極のそれぞれに達す
    る複数個の貫通孔を形成する工程と、 上記大形状凹部内面及び上記各貫通孔内面を一連の金属
    層で覆う工程と、 を備えた半導体装置の製造方法。
JP1079226A 1989-03-29 1989-03-29 半導体装置及びその製造方法 Pending JPH02257643A (ja)

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