JPH04249321A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04249321A JPH04249321A JP3038087A JP3808791A JPH04249321A JP H04249321 A JPH04249321 A JP H04249321A JP 3038087 A JP3038087 A JP 3038087A JP 3808791 A JP3808791 A JP 3808791A JP H04249321 A JPH04249321 A JP H04249321A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に半導体基板を貫通してバイアホールを形
成する工程に関するものである。
法に関し、特に半導体基板を貫通してバイアホールを形
成する工程に関するものである。
【０００２】
【従来の技術】高出力の電界効果トランジスタ（ＦＥＴ
），高周波電力用ＦＥＴ等を集積した半導体装置の中に
は、チップ裏面に形成したプレーティッドヒートシンク
（ＰＨＳ：Ｐｌａｔｅｄ Ｈｅａｔ Ｓｉｎｋ）にＦＥ
Ｔのソースを基板を貫通して設けられたバイアホールを
介して接続し、ＦＥＴのソースインダクタンスの低減，
回路の放熱を図っているものがある。
），高周波電力用ＦＥＴ等を集積した半導体装置の中に
は、チップ裏面に形成したプレーティッドヒートシンク
（ＰＨＳ：Ｐｌａｔｅｄ Ｈｅａｔ Ｓｉｎｋ）にＦＥ
Ｔのソースを基板を貫通して設けられたバイアホールを
介して接続し、ＦＥＴのソースインダクタンスの低減，
回路の放熱を図っているものがある。
【０００３】図１６はこのような半導体装置の一例を示
す断面図であり、図において、１０１ａは半導体基板で
あり、ソース拡散領域１０６，ドレイン拡散領域１０５
は基板１０１ａの表面に形成されている。ソース電極層
１１０はソース拡散領域１０６上に、ドレイン電極層１
０８はドレイン拡散領域１０５上にそれぞれ配置される
。またゲート電極層１０９はソース拡散領域１０６とド
レイン拡散領域１０５の間に形成される能動領域上に配
置される。バイアホール１０１ｂは基板１０１ａを貫通
して形成され、ソース電極層１１０と基板１０１ａ裏面
に配置された第１のＡｕ層１１２とはメッキにより形成
された第２のＡｕ層１１１により接続されている。
す断面図であり、図において、１０１ａは半導体基板で
あり、ソース拡散領域１０６，ドレイン拡散領域１０５
は基板１０１ａの表面に形成されている。ソース電極層
１１０はソース拡散領域１０６上に、ドレイン電極層１
０８はドレイン拡散領域１０５上にそれぞれ配置される
。またゲート電極層１０９はソース拡散領域１０６とド
レイン拡散領域１０５の間に形成される能動領域上に配
置される。バイアホール１０１ｂは基板１０１ａを貫通
して形成され、ソース電極層１１０と基板１０１ａ裏面
に配置された第１のＡｕ層１１２とはメッキにより形成
された第２のＡｕ層１１１により接続されている。
【０００４】図１７〜図２２は従来の半導体装置の製造
方法におけるバイアホールの形成工程を示す断面図であ
り、図において、２０１ａは半導体基板、２０１ｂは半
導体基板１ａ上に形成されたバイアホール、２０２はバ
イアホール２０１ｂを形成するマスクとなる第１のレジ
スト、２０３は第２のレジスト、２０４はメッキ時に給
電層となる第１の金属膜、２０５はメッキ時にマスクと
なる第３のレジスト、２０６は電解メッキにより形成し
た第２の金属膜である。
方法におけるバイアホールの形成工程を示す断面図であ
り、図において、２０１ａは半導体基板、２０１ｂは半
導体基板１ａ上に形成されたバイアホール、２０２はバ
イアホール２０１ｂを形成するマスクとなる第１のレジ
スト、２０３は第２のレジスト、２０４はメッキ時に給
電層となる第１の金属膜、２０５はメッキ時にマスクと
なる第３のレジスト、２０６は電解メッキにより形成し
た第２の金属膜である。
【０００５】次に本従来例におけるバイアホールの形成
フローを図に沿って説明する。図１７（ａ） に示すよ
うに、トランジスタ等の素子を形成した半導体基板２０
１ａ上に第１のレジスト２０２を塗布し、バイアホール
を形成する位置に写真製版により図１７（ｂ） に示す
ように開口を設ける。次にドライエッチングにより図１
７（ｃ） に示すようにバイアホール２０１ｂを形成す
る。この後第１のレジスト２０２を除去し、図１８（ａ
） に示すように、あらたに第２のレジスト２０３を全
面に塗布する。 通常の写真製版法により図１８（ｂ） に示すようなパ
ターンを形成した後、図１９（ａ） に示すように、全
面に給電層となる金属膜（Ｔｉ／Ａｕの積層金属等）２
０４をスパッタ法等により堆積する。さらに、図１９（
ｂ） に示すようにメッキ時マスクとなる第３のレジス
ト２０５を全面塗布した後、写真製版により図２０（ａ
） に示すように所望の領域を開口する。次に電解メッ
キを行い、図２０（ｂ） に示すように金属膜２０６を
形成した後、第３のレジスト２０５を除去する（図２１
（ａ） 参照）。次に図２１（ｂ） に示すようにメッ
キパターン２０６をマスクとして給電層２０４を除去し
、さらに第２のレジスト２０３を除去することにより、
図２１のような構造を得ることができる。図１６に示す
ような装置構造を得るには、基板２０１ａを裏面研磨し
てバイアホール２０１ｂの底部を露出させた後、基板裏
面上にメッキによりＡｕを堆積してＰＨＳを形成する。
フローを図に沿って説明する。図１７（ａ） に示すよ
うに、トランジスタ等の素子を形成した半導体基板２０
１ａ上に第１のレジスト２０２を塗布し、バイアホール
を形成する位置に写真製版により図１７（ｂ） に示す
ように開口を設ける。次にドライエッチングにより図１
７（ｃ） に示すようにバイアホール２０１ｂを形成す
る。この後第１のレジスト２０２を除去し、図１８（ａ
） に示すように、あらたに第２のレジスト２０３を全
面に塗布する。 通常の写真製版法により図１８（ｂ） に示すようなパ
ターンを形成した後、図１９（ａ） に示すように、全
面に給電層となる金属膜（Ｔｉ／Ａｕの積層金属等）２
０４をスパッタ法等により堆積する。さらに、図１９（
ｂ） に示すようにメッキ時マスクとなる第３のレジス
ト２０５を全面塗布した後、写真製版により図２０（ａ
） に示すように所望の領域を開口する。次に電解メッ
キを行い、図２０（ｂ） に示すように金属膜２０６を
形成した後、第３のレジスト２０５を除去する（図２１
（ａ） 参照）。次に図２１（ｂ） に示すようにメッ
キパターン２０６をマスクとして給電層２０４を除去し
、さらに第２のレジスト２０３を除去することにより、
図２１のような構造を得ることができる。図１６に示す
ような装置構造を得るには、基板２０１ａを裏面研磨し
てバイアホール２０１ｂの底部を露出させた後、基板裏
面上にメッキによりＡｕを堆積してＰＨＳを形成する。
【０００６】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は、以上のように構成されているので、バイアホ
ール形成後にレジストをパターニングしなければならず
、バイアホール深さが３０μｍ〜１００μｍ程度に深く
なった場合、塗布むら等が発生し高精度なレジストパタ
ーンが形成できない。またバイアホール内はレジストが
２０ミクロン以上と厚く塗布されるため、ポジレジスト
を用いるとバイアホールの底部まで十分感光できず、レ
ジスト残りを生ずる。このためメッキマスクとなるレジ
ストとしてはネガレジストを用いる必要がある。ネガレ
ジストはポジレジストに比べ吸収性が高く、現像中に膨
潤するためパターン精度が悪く、ポジレジストほどの加
工精度が得られない。このような半導体装置では、バイ
アホール内にメッキによる金属膜を形成する際、同時に
他の電極のワイヤリング等のメッキパターンを形成して
、工程の簡略化が図られる場合が多く、このようなワイ
ヤリング等のメッキパターンは、２〜３ミクロン程度の
微細なマスクパターンを必要とするため、上述のような
レジストのパターニングの精度の悪いことが重大な問題
であった。
造方法は、以上のように構成されているので、バイアホ
ール形成後にレジストをパターニングしなければならず
、バイアホール深さが３０μｍ〜１００μｍ程度に深く
なった場合、塗布むら等が発生し高精度なレジストパタ
ーンが形成できない。またバイアホール内はレジストが
２０ミクロン以上と厚く塗布されるため、ポジレジスト
を用いるとバイアホールの底部まで十分感光できず、レ
ジスト残りを生ずる。このためメッキマスクとなるレジ
ストとしてはネガレジストを用いる必要がある。ネガレ
ジストはポジレジストに比べ吸収性が高く、現像中に膨
潤するためパターン精度が悪く、ポジレジストほどの加
工精度が得られない。このような半導体装置では、バイ
アホール内にメッキによる金属膜を形成する際、同時に
他の電極のワイヤリング等のメッキパターンを形成して
、工程の簡略化が図られる場合が多く、このようなワイ
ヤリング等のメッキパターンは、２〜３ミクロン程度の
微細なマスクパターンを必要とするため、上述のような
レジストのパターニングの精度の悪いことが重大な問題
であった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、バイアホール段差の影響を受け
ることなく高精度なパターンを得ることを目的とする。
ためになされたもので、バイアホール段差の影響を受け
ることなく高精度なパターンを得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、バイアホールを形成する領域に開口を
有し、かつバイアホールにより基板裏面に設けられた金
属層に接続される素子の電極の一部に接続する金属パタ
ーンを形成した後、バイアホールを形成し、該バイアホ
ール内壁面に上記金属パターンに接続した金属膜を形成
するものである。
置の製造方法は、バイアホールを形成する領域に開口を
有し、かつバイアホールにより基板裏面に設けられた金
属層に接続される素子の電極の一部に接続する金属パタ
ーンを形成した後、バイアホールを形成し、該バイアホ
ール内壁面に上記金属パターンに接続した金属膜を形成
するものである。
【０００９】また、この発明に係る半導体装置の製造方
法は、上記金属膜をバイアホール内面を含むウエハ全面
に給電層を被着した後、電解メッキにより形成するもの
である。
法は、上記金属膜をバイアホール内面を含むウエハ全面
に給電層を被着した後、電解メッキにより形成するもの
である。
【００１０】
【作用】この発明においては、バイアホールを形成する
領域に開口を有し、かつバイアホールにより基板裏面に
設けられた金属層に接続される素子の電極の一部に接続
する金属パターンを形成した後、バイアホールを形成し
、該バイアホール内壁面に上記金属パターンに接続した
金属膜を形成するようにしたから、上記金属パターンを
基板が平坦な状態でポジレジストを用いて形成すること
ができ、高精度のパターンを得ることができる。
領域に開口を有し、かつバイアホールにより基板裏面に
設けられた金属層に接続される素子の電極の一部に接続
する金属パターンを形成した後、バイアホールを形成し
、該バイアホール内壁面に上記金属パターンに接続した
金属膜を形成するようにしたから、上記金属パターンを
基板が平坦な状態でポジレジストを用いて形成すること
ができ、高精度のパターンを得ることができる。
【００１１】また、この発明においては、さらに上記金
属膜をバイアホール内面を含むウエハ全面に給電層を被
着した後、電解メッキにより形成するようにしたから、
高精度のパターンを得ることができるとともにバイアホ
ール内に形成する金属膜を厚く均一に形成することがで
きる。
属膜をバイアホール内面を含むウエハ全面に給電層を被
着した後、電解メッキにより形成するようにしたから、
高精度のパターンを得ることができるとともにバイアホ
ール内に形成する金属膜を厚く均一に形成することがで
きる。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。図１〜図４は本発明の第１の実施例による半導体
装置の製造方法におけるバイアホールの形成工程を示す
断面図である。
する。図１〜図４は本発明の第１の実施例による半導体
装置の製造方法におけるバイアホールの形成工程を示す
断面図である。
【００１３】これら図において、１ａは例えばＧａＡｓ
半導体基板であり、この基板１ａの表面には、高出力ト
ランジスタ等が形成されており、この高出力トランジス
タ等の電極がバイアホールを介して基板裏面のヒートシ
ンク層に接続される。１ｂは基板１ａに形成されたバイ
アホール、２は第１のレジスト、３は給電層となる第１
の金属膜、４は第２のレジスト、５は電解メッキにより
成長した第２の金属膜、６は無電解メッキにより成長し
た第３の金属膜である。
半導体基板であり、この基板１ａの表面には、高出力ト
ランジスタ等が形成されており、この高出力トランジス
タ等の電極がバイアホールを介して基板裏面のヒートシ
ンク層に接続される。１ｂは基板１ａに形成されたバイ
アホール、２は第１のレジスト、３は給電層となる第１
の金属膜、４は第２のレジスト、５は電解メッキにより
成長した第２の金属膜、６は無電解メッキにより成長し
た第３の金属膜である。
【００１４】次に本実施例によるバイアホールの形成フ
ローを図に沿って説明する。図１（ａ） に示すように
、トランジスタ等の素子を形成したＧａＡｓ基板１ａ上
に第１のレジスト２としてポジレジストを全面塗布する
。次に写真製版によりレジスト２をパターニングして、
図１（ｂ） に示すように、バイアホールを形成する領
域を含む所定の領域に開口を設ける。開口の直径は３０
ミクロン程度である。この後、図１（ｃ） に示すよう
に、全面に給電層となる第１の金属膜（Ｔｉ／Ａｕの積
層金属等）３をスパッタ法等により堆積する。膜厚は５
０００オングストローム程度である。次いで、この金属
膜３上に第２のレジスト４としてポジレジストを図１（
ｄ） に示すように全面塗布する。レジスト４の厚みは
８〜１０ミクロンである。そして写真製版によりレジス
ト４をパターニングしてバイアホールを形成する領域の
周囲の領域に図２（ａ） に示すように開口を設け、金
属膜３を露出させる。 すなわちレジスト４はメッキ不要部及びバイアホールと
なるべき領域を覆ったパターンとなる。基板上の他の領
域の金属パターンを形成する場合、この工程において、
レジスト４を所望にパターニングしておく。ここでバイ
アホールを形成する領域の直径は１６ミクロン程度であ
る。この状態で金属膜３を給電層として電解メッキを行
ない、図２（ｂ） に示すようにＡｕ等の第２の金属膜
５を形成する。次いでレジスト４を除去し（図２（ｃ）
）、さらに表面に露出した第１の金属膜３をエッチン
グにより図２（ｄ） に示すように除去する。このとき
金属膜５も同時に若干エッチングされるが、金属膜５の
膜厚は金属膜３の膜厚よりもはるかに厚く形成されてい
るので差し支えない。次いで金属膜５及びレジスト２を
マスクとして基板１ａをエッチングし、図３（ａ） に
示すように３０〜１００μｍの深さのバイアホール１ｂ
を形成する。この後、無電解メッキを行なうと、図３（
ｂ） に示すように金属膜６はバイアホール１ｂ内及び
金属膜５の表面を覆うように形成される。ここで金属膜
６の膜厚は２ミクロン程度である。次いで第２のレジス
ト２を除去することにより、図４に示す構造を得ること
ができる。図１６に示すような装置構造を得るには、基
板１ａを裏面研磨してバイアホール１ｂの底部を露出さ
せた後、基板裏面上にメッキ，蒸着等によりＡｕを５〜
１０ミクロン堆積してＰＨＳを形成する。
ローを図に沿って説明する。図１（ａ） に示すように
、トランジスタ等の素子を形成したＧａＡｓ基板１ａ上
に第１のレジスト２としてポジレジストを全面塗布する
。次に写真製版によりレジスト２をパターニングして、
図１（ｂ） に示すように、バイアホールを形成する領
域を含む所定の領域に開口を設ける。開口の直径は３０
ミクロン程度である。この後、図１（ｃ） に示すよう
に、全面に給電層となる第１の金属膜（Ｔｉ／Ａｕの積
層金属等）３をスパッタ法等により堆積する。膜厚は５
０００オングストローム程度である。次いで、この金属
膜３上に第２のレジスト４としてポジレジストを図１（
ｄ） に示すように全面塗布する。レジスト４の厚みは
８〜１０ミクロンである。そして写真製版によりレジス
ト４をパターニングしてバイアホールを形成する領域の
周囲の領域に図２（ａ） に示すように開口を設け、金
属膜３を露出させる。 すなわちレジスト４はメッキ不要部及びバイアホールと
なるべき領域を覆ったパターンとなる。基板上の他の領
域の金属パターンを形成する場合、この工程において、
レジスト４を所望にパターニングしておく。ここでバイ
アホールを形成する領域の直径は１６ミクロン程度であ
る。この状態で金属膜３を給電層として電解メッキを行
ない、図２（ｂ） に示すようにＡｕ等の第２の金属膜
５を形成する。次いでレジスト４を除去し（図２（ｃ）
）、さらに表面に露出した第１の金属膜３をエッチン
グにより図２（ｄ） に示すように除去する。このとき
金属膜５も同時に若干エッチングされるが、金属膜５の
膜厚は金属膜３の膜厚よりもはるかに厚く形成されてい
るので差し支えない。次いで金属膜５及びレジスト２を
マスクとして基板１ａをエッチングし、図３（ａ） に
示すように３０〜１００μｍの深さのバイアホール１ｂ
を形成する。この後、無電解メッキを行なうと、図３（
ｂ） に示すように金属膜６はバイアホール１ｂ内及び
金属膜５の表面を覆うように形成される。ここで金属膜
６の膜厚は２ミクロン程度である。次いで第２のレジス
ト２を除去することにより、図４に示す構造を得ること
ができる。図１６に示すような装置構造を得るには、基
板１ａを裏面研磨してバイアホール１ｂの底部を露出さ
せた後、基板裏面上にメッキ，蒸着等によりＡｕを５〜
１０ミクロン堆積してＰＨＳを形成する。
【００１５】このように、本実施例では、バイアホール
形成前の平坦な基板上に塗布したポジレジストのパター
ンを用いて電解メッキによる金属膜パターンを形成し、
その後バイアホールをエッチングにより形成し、バイア
ホール内に上記金属膜パターンと接続して金属膜を堆積
するようにしたから、電解メッキパターンを高精度に形
成することができる。即ちこの電解メッキ工程で同時に
基板上の他の領域のワイヤリング等のメッキパターンを
高精度に形成することができる。
形成前の平坦な基板上に塗布したポジレジストのパター
ンを用いて電解メッキによる金属膜パターンを形成し、
その後バイアホールをエッチングにより形成し、バイア
ホール内に上記金属膜パターンと接続して金属膜を堆積
するようにしたから、電解メッキパターンを高精度に形
成することができる。即ちこの電解メッキ工程で同時に
基板上の他の領域のワイヤリング等のメッキパターンを
高精度に形成することができる。
【００１６】ここで、本実施例により形成されるバイア
ホール内の金属膜は、無電解メッキにより堆積されるも
のであり、その厚さは２ミクロン程度と比較的薄いもの
である。バイアホール内の金属膜厚を厚くすれば放熱効
率の向上を図ることができる。図５〜図１１はバイアホ
ール内の金属膜厚を厚くできる本発明の第２の実施例に
よる半導体装置の製造方法におけるバイアホールの形成
工程を示す断面図である。
ホール内の金属膜は、無電解メッキにより堆積されるも
のであり、その厚さは２ミクロン程度と比較的薄いもの
である。バイアホール内の金属膜厚を厚くすれば放熱効
率の向上を図ることができる。図５〜図１１はバイアホ
ール内の金属膜厚を厚くできる本発明の第２の実施例に
よる半導体装置の製造方法におけるバイアホールの形成
工程を示す断面図である。
【００１７】これら図において、２１ａは例えばＧａＡ
ｓ半導体基板であり、この基板２１ａの表面には、上記
実施例と同様、高出力トランジスタ等が形成されており
、このトランジスタ等の電極がバイアホールを介して基
板裏面のヒートシンク層に接続される。２１ｂは基板２
１ａに形成されたバイアホール、２２は第１のレジスト
、２３は給電層となる第１の金属膜、２４は第２のレジ
スト、２５は電解メッキにより成長した第２の金属膜、
２７は給電層となる第３の金属膜、２８は第３のレジス
ト、２９は電解メッキにより成長した第４の金属膜であ
る。
ｓ半導体基板であり、この基板２１ａの表面には、上記
実施例と同様、高出力トランジスタ等が形成されており
、このトランジスタ等の電極がバイアホールを介して基
板裏面のヒートシンク層に接続される。２１ｂは基板２
１ａに形成されたバイアホール、２２は第１のレジスト
、２３は給電層となる第１の金属膜、２４は第２のレジ
スト、２５は電解メッキにより成長した第２の金属膜、
２７は給電層となる第３の金属膜、２８は第３のレジス
ト、２９は電解メッキにより成長した第４の金属膜であ
る。
【００１８】次に本実施例によるバイアホールの形成フ
ローを図に沿って説明する。図５（ａ） に示すように
、トランジスタ等の素子を形成したＧａＡｓ基板２１ａ
上に第１のレジスト２２としてポジレジストを全面塗布
する。次に写真製版によりレジスト２２をパターニング
して、図５（ｂ） に示すように、バイアホールを形成
する領域を含む所定の領域に開口を設ける。開口の直径
は３０ミクロン程度である。この後、図５（ｃ） に示
すように、全面に給電層となる第１の金属膜（Ｔｉ／Ａ
ｕの積層金属等）２３をスパッタ法等により堆積する。 膜厚は５０００オングストローム程度である。次いで、
この金属膜２３上に第２のレジスト２４としてポジレジ
ストを図５（ｄ） に示すように全面塗布する。レジス
ト２４の厚みは８〜１０ミクロンである。そして写真製
版によりレジスト２４をパターニングしてバイアホール
を形成する領域の周囲の領域に図６（ａ） に示すよう
に開口を設け、金属膜３を露出させる。すなわちレジス
ト２４はメッキ不要部及びバイアホールとなるべき領域
を覆ったパターンとなる。基板上の他の領域の金属パタ
ーンを形成する場合、この工程において、レジスト２４
を所望にパターニングしておく。ここでバイアホールを
形成する領域の直径は１６ミクロン程度である。この状
態で金属膜２３を給電層として電解メッキを行ない、図
６（ｂ） に示すようにＡｕ等の第２の金属膜２５を形
成する。次いでレジスト２４を除去し（図６（ｃ） ）
、さらに表面に露出した第１の金属膜２３をエッチング
により図６（ｄ） に示すように除去する。このとき金
属膜２５も同時に若干エッチングされるが、金属膜２５
の膜厚は金属膜２３の膜厚よりもはるかに厚く形成され
ているので差し支えない。次に金属膜２５及びレジスト
２２をマスクとして基板２１ａをエッチングし、図７に
示すように３０〜１００μｍの深さのバイアホール２１
ｂを形成する。次いで、図８に示すように第２の給電層
（Ｔｉ／Ａｕ等）となる第３の金属膜２７を第１の金属
膜２３と同様スパッタ法等により全面に被着させる。膜
厚は５０００オングストローム程度である。さらに図９
（ａ） のように、第２の電解メッキ形成時マスクとな
る第３のレジスト２８としてネガレジストを全面塗布し
（レジスト２８の厚みは８〜１０ミクロンである。）、
これを図９（ｂ） に示すように少なくともバイアホー
ル２１ｂ上は開口するようパターニングした後、電解メ
ッキを行いＡｕ等の第４の金属膜２９を形成する（図１
０（ａ） ）。この後、図１０（ｂ） に示すようにレ
ジスト２８を除去し、さらに図１１（ａ） に示すよう
に不要な金属膜２７を金属膜２９をマスクとして除去す
る。そしてレジスト２２を除去することにより、図１１
（ｂ） に示すような構造を得ることができる。図１６
に示すような装置構造を得るには、基板２１ａを裏面よ
りエッチバックしてバイアホール２１ｂの底部を露出さ
せた後、基板裏面上にメッキ，蒸着等によりＡｕを５〜
１０ミクロン堆積してＰＨＳを形成する。
ローを図に沿って説明する。図５（ａ） に示すように
、トランジスタ等の素子を形成したＧａＡｓ基板２１ａ
上に第１のレジスト２２としてポジレジストを全面塗布
する。次に写真製版によりレジスト２２をパターニング
して、図５（ｂ） に示すように、バイアホールを形成
する領域を含む所定の領域に開口を設ける。開口の直径
は３０ミクロン程度である。この後、図５（ｃ） に示
すように、全面に給電層となる第１の金属膜（Ｔｉ／Ａ
ｕの積層金属等）２３をスパッタ法等により堆積する。 膜厚は５０００オングストローム程度である。次いで、
この金属膜２３上に第２のレジスト２４としてポジレジ
ストを図５（ｄ） に示すように全面塗布する。レジス
ト２４の厚みは８〜１０ミクロンである。そして写真製
版によりレジスト２４をパターニングしてバイアホール
を形成する領域の周囲の領域に図６（ａ） に示すよう
に開口を設け、金属膜３を露出させる。すなわちレジス
ト２４はメッキ不要部及びバイアホールとなるべき領域
を覆ったパターンとなる。基板上の他の領域の金属パタ
ーンを形成する場合、この工程において、レジスト２４
を所望にパターニングしておく。ここでバイアホールを
形成する領域の直径は１６ミクロン程度である。この状
態で金属膜２３を給電層として電解メッキを行ない、図
６（ｂ） に示すようにＡｕ等の第２の金属膜２５を形
成する。次いでレジスト２４を除去し（図６（ｃ） ）
、さらに表面に露出した第１の金属膜２３をエッチング
により図６（ｄ） に示すように除去する。このとき金
属膜２５も同時に若干エッチングされるが、金属膜２５
の膜厚は金属膜２３の膜厚よりもはるかに厚く形成され
ているので差し支えない。次に金属膜２５及びレジスト
２２をマスクとして基板２１ａをエッチングし、図７に
示すように３０〜１００μｍの深さのバイアホール２１
ｂを形成する。次いで、図８に示すように第２の給電層
（Ｔｉ／Ａｕ等）となる第３の金属膜２７を第１の金属
膜２３と同様スパッタ法等により全面に被着させる。膜
厚は５０００オングストローム程度である。さらに図９
（ａ） のように、第２の電解メッキ形成時マスクとな
る第３のレジスト２８としてネガレジストを全面塗布し
（レジスト２８の厚みは８〜１０ミクロンである。）、
これを図９（ｂ） に示すように少なくともバイアホー
ル２１ｂ上は開口するようパターニングした後、電解メ
ッキを行いＡｕ等の第４の金属膜２９を形成する（図１
０（ａ） ）。この後、図１０（ｂ） に示すようにレ
ジスト２８を除去し、さらに図１１（ａ） に示すよう
に不要な金属膜２７を金属膜２９をマスクとして除去す
る。そしてレジスト２２を除去することにより、図１１
（ｂ） に示すような構造を得ることができる。図１６
に示すような装置構造を得るには、基板２１ａを裏面よ
りエッチバックしてバイアホール２１ｂの底部を露出さ
せた後、基板裏面上にメッキ，蒸着等によりＡｕを５〜
１０ミクロン堆積してＰＨＳを形成する。
【００１９】このように本第２の実施例では、高い精度
が要求される１回目の電解メッキのパターンをバイアホ
ール形成前の平坦な基板上に塗布したポジレジストのパ
ターンを用いて実現し、バイアホール形成後に、カバレ
ッジのよいスパッタ法等で全面に金属膜を被着させ、こ
れを給電層として、不要部をレジストで覆い、必要部の
みを電解メッキにより金属膜で覆うようにしたから、表
面に形成するメッキパターンを高精度に形成できるとと
もにバイアホール内に形成する金属膜を厚く均一に形成
することができる。
が要求される１回目の電解メッキのパターンをバイアホ
ール形成前の平坦な基板上に塗布したポジレジストのパ
ターンを用いて実現し、バイアホール形成後に、カバレ
ッジのよいスパッタ法等で全面に金属膜を被着させ、こ
れを給電層として、不要部をレジストで覆い、必要部の
みを電解メッキにより金属膜で覆うようにしたから、表
面に形成するメッキパターンを高精度に形成できるとと
もにバイアホール内に形成する金属膜を厚く均一に形成
することができる。
【００２０】次に本発明の第３の実施例について説明す
る。図１２〜図１５は本発明の第３の実施例による半導
体装置の製造方法におけるバイアホールの形成工程を示
す断面図である。
る。図１２〜図１５は本発明の第３の実施例による半導
体装置の製造方法におけるバイアホールの形成工程を示
す断面図である。
【００２１】これら図において、３１ａは例えばＧａＡ
ｓ半導体基板であり、この基板３１ａの表面には、上記
実施例と同様、高出力トランジスタ等が形成されており
、このトランジスタ等の電極がバイアホールを介して基
板裏面のヒートシンク層に接続される。３１ｂは基板３
１ａに形成されたバイアホール、３２は第１のレジスト
、３３はスパッタ等により形成された第１の金属膜、３
４は第２のレジスト、２５は無電解メッキにより成長し
た第２の金属膜である。
ｓ半導体基板であり、この基板３１ａの表面には、上記
実施例と同様、高出力トランジスタ等が形成されており
、このトランジスタ等の電極がバイアホールを介して基
板裏面のヒートシンク層に接続される。３１ｂは基板３
１ａに形成されたバイアホール、３２は第１のレジスト
、３３はスパッタ等により形成された第１の金属膜、３
４は第２のレジスト、２５は無電解メッキにより成長し
た第２の金属膜である。
【００２２】次に本実施例によるバイアホールの形成フ
ローを図に沿って説明する。図１２（ａ） に示すよう
に、トランジスタ等の素子を形成したＧａＡｓ基板２１
ａ上に第１のレジスト３２としてポジレジストを全面塗
布する。次に写真製版によりレジスト３２をパターニン
グして、図１２（ｂ） に示すように、バイアホールを
形成する領域を含む所定の領域に開口を設ける。開口の
直径は３０ミクロン程度である。この後、図１２（ｃ）
に示すように、全面に第１の金属膜（Ｔｉ／Ａｕの積
層金属等）３３をスパッタ法等により堆積する。膜厚は
５０００オングストローム程度である。次いで、この金
属膜３３上に第２のレジスト３４としてポジレジストを
図１２（ｄ） に示すように全面塗布する。レジスト２
４の厚みは８〜１０ミクロンである。そして写真製版に
よりレジスト３４をパターニングして、図１３（ａ）
に示すような、バイアホールを形成する領域の周囲の領
域を覆うパターンを形成する。次いでレジスト３４をマ
スクとして表面に露出した第１の金属膜３３をエッチン
グにより図１３（ｂ） に示すように除去する。次いで
レジスト３４及びレジスト２２をマスクとして基板３１
ａをエッチングし、図１３（ｃ） に示すように３０〜
１００μｍの深さのバイアホール３１ｂを形成する。こ
の後、図１４（ａ） に示すようにレジスト３４を除去
し、無電解メッキを行なうと、図１４（ｂ）に示すよう
に金属膜３５はバイアホール１ｂ内及び金属膜３３の表
面を覆うように形成される。ここで金属膜３５の膜厚は
２ミクロン程度である。次いで第２のレジスト３２を除
去することにより、図１５に示す構造を得ることができ
る。図１６に示すような装置構造を得るには、基板３１
ａを裏面よりエッチバックしてバイアホール３１ｂの底
部を露出させた後、基板裏面上にメッキ，蒸着等により
Ａｕを５〜１０ミクロン堆積してＰＨＳを形成する。
ローを図に沿って説明する。図１２（ａ） に示すよう
に、トランジスタ等の素子を形成したＧａＡｓ基板２１
ａ上に第１のレジスト３２としてポジレジストを全面塗
布する。次に写真製版によりレジスト３２をパターニン
グして、図１２（ｂ） に示すように、バイアホールを
形成する領域を含む所定の領域に開口を設ける。開口の
直径は３０ミクロン程度である。この後、図１２（ｃ）
に示すように、全面に第１の金属膜（Ｔｉ／Ａｕの積
層金属等）３３をスパッタ法等により堆積する。膜厚は
５０００オングストローム程度である。次いで、この金
属膜３３上に第２のレジスト３４としてポジレジストを
図１２（ｄ） に示すように全面塗布する。レジスト２
４の厚みは８〜１０ミクロンである。そして写真製版に
よりレジスト３４をパターニングして、図１３（ａ）
に示すような、バイアホールを形成する領域の周囲の領
域を覆うパターンを形成する。次いでレジスト３４をマ
スクとして表面に露出した第１の金属膜３３をエッチン
グにより図１３（ｂ） に示すように除去する。次いで
レジスト３４及びレジスト２２をマスクとして基板３１
ａをエッチングし、図１３（ｃ） に示すように３０〜
１００μｍの深さのバイアホール３１ｂを形成する。こ
の後、図１４（ａ） に示すようにレジスト３４を除去
し、無電解メッキを行なうと、図１４（ｂ）に示すよう
に金属膜３５はバイアホール１ｂ内及び金属膜３３の表
面を覆うように形成される。ここで金属膜３５の膜厚は
２ミクロン程度である。次いで第２のレジスト３２を除
去することにより、図１５に示す構造を得ることができ
る。図１６に示すような装置構造を得るには、基板３１
ａを裏面よりエッチバックしてバイアホール３１ｂの底
部を露出させた後、基板裏面上にメッキ，蒸着等により
Ａｕを５〜１０ミクロン堆積してＰＨＳを形成する。
【００２３】この第３の実施例では、バイアホール内に
形成される金属膜が接続される素子の電極部分を、バイ
アホール形成前の平坦な基板上に塗布したポジレジスト
のパターンを用いて設定するため、高精度に位置決めが
可能である。
形成される金属膜が接続される素子の電極部分を、バイ
アホール形成前の平坦な基板上に塗布したポジレジスト
のパターンを用いて設定するため、高精度に位置決めが
可能である。
【００２４】
【発明の効果】以上のように、この発明によれば、バイ
アホールを形成する領域に開口を有し、かつバイアホー
ルにより基板裏面に設けられた金属層に接続される素子
の電極の一部に接続する金属パターンを形成した後、バ
イアホールを形成し、該バイアホール内壁面に上記金属
パターンに接続した金属膜を形成するようにしたから、
上記金属パターンを基板が平坦な状態でポジレジストを
用いて形成することができ、高精度のパターンを得るこ
とができる。
アホールを形成する領域に開口を有し、かつバイアホー
ルにより基板裏面に設けられた金属層に接続される素子
の電極の一部に接続する金属パターンを形成した後、バ
イアホールを形成し、該バイアホール内壁面に上記金属
パターンに接続した金属膜を形成するようにしたから、
上記金属パターンを基板が平坦な状態でポジレジストを
用いて形成することができ、高精度のパターンを得るこ
とができる。
【００２５】また、この発明によれば、さらに上記金属
膜をバイアホール内面を含むウエハ全面に給電層を被着
した後、電解メッキにより形成するようにしたから、高
精度のパターンを得ることができるとともにバイアホー
ル内に形成する金属膜を厚く均一に形成することができ
る。
膜をバイアホール内面を含むウエハ全面に給電層を被着
した後、電解メッキにより形成するようにしたから、高
精度のパターンを得ることができるとともにバイアホー
ル内に形成する金属膜を厚く均一に形成することができ
る。
【図１】この発明の第１の実施例による半導体装置の製
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
【図２】この発明の第１の実施例による半導体装置の製
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
【図３】この発明の第１の実施例による半導体装置の製
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
【図４】この発明の第１の実施例による半導体装置の製
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
【図５】この発明の第２の実施例による半導体装置の製
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
【図６】この発明の第２の実施例による半導体装置の製
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
【図７】この発明の第２の実施例による半導体装置の製
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
【図８】この発明の第２の実施例による半導体装置の製
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
【図９】この発明の第２の実施例による半導体装置の製
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
造方法におけるバイアホールの形成フローの一部を示す
断面工程図である。
【図１０】この発明の第２の実施例による半導体装置の
製造方法におけるバイアホールの形成フローの一部を示
す断面工程図である。
製造方法におけるバイアホールの形成フローの一部を示
す断面工程図である。
【図１１】この発明の第２の実施例による半導体装置の
製造方法におけるバイアホールの形成フローの一部を示
す断面工程図である。
製造方法におけるバイアホールの形成フローの一部を示
す断面工程図である。
【図１２】この発明の第３の実施例による半導体装置の
製造方法におけるバイアホールの形成フローの一部を示
す断面工程図である。
製造方法におけるバイアホールの形成フローの一部を示
す断面工程図である。
【図１３】この発明の第３の実施例による半導体装置の
製造方法におけるバイアホールの形成フローの一部を示
す断面工程図である。
製造方法におけるバイアホールの形成フローの一部を示
す断面工程図である。
【図１４】この発明の第３の実施例による半導体装置の
製造方法におけるバイアホールの形成フローの一部を示
す断面工程図である。
製造方法におけるバイアホールの形成フローの一部を示
す断面工程図である。
【図１５】この発明の第３の実施例による半導体装置の
製造方法におけるバイアホールの形成フローの一部を示
す断面工程図である。
製造方法におけるバイアホールの形成フローの一部を示
す断面工程図である。
【図１６】プレーティッドヒートシンクを用いた半導体
装置の一例を示す図である。
装置の一例を示す図である。
【図１７】従来の半導体装置の製造方法におけるバイア
ホールの形成フローの一部を示す断面工程図である。
ホールの形成フローの一部を示す断面工程図である。
【図１８】従来の半導体装置の製造方法におけるバイア
ホールの形成フローの一部を示す断面工程図である。
ホールの形成フローの一部を示す断面工程図である。
【図１９】従来の半導体装置の製造方法におけるバイア
ホールの形成フローの一部を示す断面工程図である。
ホールの形成フローの一部を示す断面工程図である。
【図２０】従来の半導体装置の製造方法におけるバイア
ホールの形成フローの一部を示す断面工程図である。
ホールの形成フローの一部を示す断面工程図である。
【図２１】従来の半導体装置の製造方法におけるバイア
ホールの形成フローの一部を示す断面工程図である。
ホールの形成フローの一部を示す断面工程図である。
【図２２】従来の半導体装置の製造方法におけるバイア
ホールの形成フローの一部を示す断面工程図である。
ホールの形成フローの一部を示す断面工程図である。
１ａ 半導体基板
１ｂ バイアホール
２ 第１のレジスト
３ 給電層となる第１の金属膜４
第２のレジスト ５ 電解メッキにより形成された第２の金属
膜６ 無電解メッキにより形成された第３の
金属膜２１ａ 半導体基板 ２１ｂ バイアホール ２２ 第１のレジスト ２３ 給電層となる第１の金属膜２４ 第
２のレジスト ２５ 電解メッキにより形成された第２の金属膜
２７ 給電層となる第３の金属膜２８ 第
３のレジスト ２９ 電解メッキにより形成された第４の金属膜
３１ａ 半導体基板 ３１ｂ バイアホール ３２ 第１のレジスト ３３ スパッタ等により形成された第１の金属膜
３４ 第２のレジスト
第２のレジスト ５ 電解メッキにより形成された第２の金属
膜６ 無電解メッキにより形成された第３の
金属膜２１ａ 半導体基板 ２１ｂ バイアホール ２２ 第１のレジスト ２３ 給電層となる第１の金属膜２４ 第
２のレジスト ２５ 電解メッキにより形成された第２の金属膜
２７ 給電層となる第３の金属膜２８ 第
３のレジスト ２９ 電解メッキにより形成された第４の金属膜
３１ａ 半導体基板 ３１ｂ バイアホール ３２ 第１のレジスト ３３ スパッタ等により形成された第１の金属膜
３４ 第２のレジスト
Claims (7)
- 【請求項１】 半導体基板を貫通して設けられ、基板
表面に形成された素子の電極を基板裏面に設けられた金
属層に電気的及び熱的に接続するバイアホールを形成す
る半導体装置の製造方法において、基板表面に、バイア
ホールを形成する領域に開口を有し、かつバイアホール
により上記金属層に接続される素子の電極の一部に接続
する金属パターンを形成した後、バイアホールを形成し
、該バイアホール内壁面に上記金属パターンに接続した
金属膜を形成することを特徴とする半導体装置の製造方
法。 - 【請求項２】 上記金属膜は無電解メッキにより形成
されることを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項３】 上記金属膜はバイアホール内面を含む
ウエハ全面に給電層を被着した後、電解メッキにより形
成されることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項４】 上記金属パターンは基板上の他の領域
の金属パターンと同時に形成されることを特徴とする請
求項１ないし請求項３のいずれかに記載の半導体装置の
製造方法。 - 【請求項５】 半導体基板を貫通して設けられ、基板
表面に形成された素子の電極を基板裏面に設けられた金
属層に電気的及び熱的に接続するバイアホールを形成す
る半導体装置の製造方法において、素子が形成された基
板表面上に第１のレジストを塗布し、該第１のレジスト
をパターニングして、バイアホールが形成される領域お
よびバイアホールにより上記金属層に接続される素子の
電極の一部が露出する開口を形成する工程と、上記第１
のレジストがパターニングされた基板表面全面に第１の
金属膜を形成し、さらに該第１の金属膜上に第２のレジ
ストを塗布する工程と、該第２のレジストをパターニン
グして、バイアホールが形成される領域を除く上記第１
のレジストの開口を含む領域に開口を形成する工程と、
上記第１の金属膜を給電層として電解メッキを行い上記
第２のレジストの開口部に第２の金属膜を形成した後、
上記第２のレジストを除去し、さらに上記第２の金属膜
下の領域以外の上記第１の金属膜を除去する工程と、上
記第２の金属膜および上記第１のレジストをマスクとし
て基板をエッチングしバイアホールを形成する工程と、
上記第２の金属膜表面および上記バイアホール内壁面に
無電解メッキにより第３の金属膜を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板を貫通して設けられ、基板
表面に形成された素子の電極を基板裏面に設けられた金
属層に電気的及び熱的に接続するバイアホールを形成す
る半導体装置の製造方法において、素子が形成された基
板表面上に第１のレジストを塗布し、該第１のレジスト
をパターニングして、バイアホールが形成される領域お
よびバイアホールにより上記金属層に接続される素子の
電極の一部が露出する開口を形成する工程と、上記第１
のレジストがパターニングされた基板表面全面に第１の
金属膜を形成し、さらに該第１の金属膜上に第２のレジ
ストを塗布する工程と、該第２のレジストをパターニン
グして、バイアホールが形成される領域を除く上記第１
のレジストの開口を含む領域に開口を形成する工程と、
上記第１の金属膜を給電層として電解メッキを行い上記
第２のレジストの開口部に第２の金属膜を形成した後、
上記第２のレジストを除去し、さらに上記第２の金属膜
下の領域以外の上記第１の金属膜を除去する工程と、上
記第２の金属膜および上記第１のレジストをマスクとし
て基板をエッチングしバイアホールを形成する工程と、
上記第２の金属膜表面および上記バイアホール内壁面を
含む基板表面全面に第３の金属膜を形成し、さらに該第
３の金属膜上に第３のレジストを塗布する工程と、上記
第３のレジストをパターニングして、上記バイアホール
部に開口を形成する工程と、上記第３の金属膜を給電層
として電解メッキを行い上記第３のレジストの開口部に
第４の金属膜を形成する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項７】 半導体基板を貫通して設けられ、基板
表面に形成された素子の電極を基板裏面に設けられた金
属層に電気的及び熱的に接続するバイアホールを形成す
る半導体装置の製造方法において、素子が形成された基
板表面上に第１のレジストを塗布し、該第１のレジスト
をパターニングして、バイアホールが形成される領域お
よびバイアホールにより上記金属層に接続される素子の
電極の一部が露出する開口を形成する工程と、上記第１
のレジストがパターニングされた基板表面全面に第１の
金属膜を形成し、さらに該第１の金属膜上に第２のレジ
ストを塗布する工程と、該第２のレジストをパターニン
グして、バイアホールが形成される領域を除く上記第１
のレジストの開口を含む領域に上記第２のレジストを残
すパターンを形成した後、該第２のレジスト下の領域以
外の上記第１の金属膜を除去する工程と、上記第２のレ
ジストおよび上記第１のレジストをマスクとして基板を
エッチングしバイアホールを形成した後、上記第２のレ
ジストを除去して該第２のレジスト下の上記第１の金属
膜を露出する工程と、上記第１の金属膜表面および上記
バイアホール内壁面に無電解メッキにより第２の金属膜
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038087A JP2839376B2 (ja) | 1991-02-05 | 1991-02-05 | 半導体装置の製造方法 |
| US07/780,356 US5260169A (en) | 1991-02-05 | 1991-10-22 | Method for manufacturing semiconductor device |
| EP91310088A EP0498109A1 (en) | 1991-02-05 | 1991-10-31 | Method for manufacturing semiconductor device having a via hole |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038087A JP2839376B2 (ja) | 1991-02-05 | 1991-02-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04249321A true JPH04249321A (ja) | 1992-09-04 |
| JP2839376B2 JP2839376B2 (ja) | 1998-12-16 |
Family
ID=12515696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3038087A Expired - Lifetime JP2839376B2 (ja) | 1991-02-05 | 1991-02-05 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5260169A (ja) |
| EP (1) | EP0498109A1 (ja) |
| JP (1) | JP2839376B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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