JPH0225774A

JPH0225774A - 電子モジュール

Info

Publication number: JPH0225774A
Application number: JP1131252A
Authority: JP
Inventors: Wilhelm A Sauerwald; ウィルヘルム・サウエルワルド; Anwar Osseyran; アナワル・オッセイラン; Lars A R Eerenstein; ラルス・アルイェン・ラオウル・エーレンステイン; Jong Franciscus G M De; フランシスカス・ヘラルダス・マリア・デ・ヨング
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1988-05-27
Filing date: 1989-05-24
Publication date: 1990-01-29
Anticipated expiration: 2014-02-17
Also published as: KR0163756B1; EP0344834A1; DE68909111T2; DE68909111D1; EP0344834B1; US4967142A; NL8801362A; KR890017546A; JP2857764B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、第１のディジタル集積回路と、この第１の集
積回路とこの第１の集積回路へ系統連系機能を経由して
接続され得る第２の集積回路との間の前記系統連系機能
を試験する試験手段とを具えた電子モジュールであって
、その試験手段は試験ユニットと連絡するための直列接
続を有する桁送りレジスターと、系統連系機能への第１
の並列接続と、及び第１の集積回路の機能部分への第２
の並列接続とを具え、試験状態では前記直列接続と第１
の並列接続とを活性化し動作状態では前記第１と第２と
の並列接続を活性化するための試験選択機構を具え、そ
れで前記桁送りレジスターが並列方向に公明である電子
モジュールに関するものである。走査試験（スキャン・
テスト）即ち、ＬＳＳＤ原理に従ったディジタル集積回
路の試験法は一般に知られており、その回路は試験モー
ドでは直列に接続されており且つテストパターンで満た
されたフリップ・フロップを具える。次に、この回路は
動作状態に設定され、それでフリップ・フロップの内容
が変えられる。最後に、このフリップ・フロップは再び
直列に接続されて１つのａ結果パターンが出力される。

評価はテストパターンと結果パターンとの比較を基礎と
して実行される。

（従来技術とその問題点）前述の継続は複数の電子モジュール間の系統連系機能を
試験するための境界走査技術と呼ばれるものにより形成
される。テストパターンと結果パターンとはこのとき異
なる電子モジュール内に実現され得る。動作状態では特
にデータ伝送が種々のモジュール間で実現される。この
方法、及び適当な電子モジュールも、参考としてここに
組み込まれた出願人の名で出願した（米国特許出願通し
番号第９０２９１０号に相当する）先のオランダ特許出
願第８５０２４７６号によって既知である。この境界走
査技術は、然し乍ら、系統連系機能の試験に限定されず
、実質的に同じ設備を用いて、前記機能部分の内部動作
も系統連系機能と別にあるいは一緒にのいずれかで試験
され得る。系統連系の試験は、然し乍ら、両方の相互接
続された電子モジュールが試験のために適当に設備され
た場合にのみ可能である。機能部分の内部動作の試験の
ためには、可能な限り多くの形の集積回路が境界走査設
備を具えた場合に標準化も達成され得る。然し乍ら、多
くの商業ベースで入手可能なモジュールが必要な設備を
欠いている。

（発明の概要）とりわけ、必要な素子を含む電子モジュールを提供する
ことが本発明の目的であり、機能的な基板素子、即ち実
際のチップの製造がこれらの素子を最終的に備えた場合
でさえも、合成されたモジュールは製造コストが低く且
つ電子モジュールの標準寸法を有する。

これを達成するために、本発明の第１の局面に従って、
前記機能部分が第１の基板素子上に備えられ、前記桁送
りレジスターと試験選択機構とが第２の基板素子上に収
容されており、電子モジュールの標準寸法を有する前記
電子モジュール内の固定機構によって、前記第１と第２
との基板素子が相互に物理的に固定されている。この２
個の基板素子は種々の方法で相互に固定され得る。電子
モジュール全体が標準寸法を有するから、プリント回路
板上へ簡単に固定され得る。プリント回路板は、例えば
導体通路あるいはワイヤーラップ技術と称されるものを
経由して、その板へ恒久的に備え付けられ又は接続され
た回路を意味すると理解されるべきであり、板と固定機
構との技術も異なり得る。モジュールの形状も、例えば
２列のピンを有するＯＩＬ、もっと多くのピンの列を有
するもの、ピンのマトリックスを有するもの１表面取付
装置（ＳＭＤ）又は他の突出したピンを有さないもの、
その他のように異なり得る。

（本発明の別の局面）好適には、前記第１の基板素子は分割された電子サブモ
ジュールに収容され、そのサブモジュールに対して前記
第２の基板素子を収容している別の電子サブモジュール
がそれ自身プリント回路板へ接続する接続手段を具える
ソケットとして働く。

このピギーバック技術と称されるものは、例えばマイク
ロプロセッサに外部メモリを与えるためによ（知られる
。この既知の技術は、然し乍ら、試験環境をカバーせず
、単にピギーバック部分の分離を容易にするために働く
のみである。例えば、ＦＲＯＭメモリは従って外部的に
プログラムされ得てその後に接続される。本発明によれ
ば、この実際の機能はピギーバック形態をした試験ソケ
ット上に備えられる。ピギーバック相互接続が正しく動
作した場合には、モジュール間の別の系統連系機能が従
って簡単に試験され得る。参考中に既に記載されたよう
に、系統連系機能はそれ自身も、緩衝器１位相反転器及
び基礎的要素のような、別のディジタル回路を具え得る
。

本発明は前述のような電子サブモジュールとの結合に用
いるソケットにも関連する。特に、データ接続が多少な
りとも標準化された場合には、そのようなソケットは種
々の状況に魅力的に用いられ得る。

他方、前記第１と第２との基板素子は好適には信号接続
を経てパッケージ内で相互接続されており、第２の基板
素子は別の信号接続を経て、パッケージ内に恒久的に備
えられ且つプリント回路板へ外部的に接続され得る接続
手段へ接続されている。これが混成技術（ハイブリッド
・テクニック）と称されるものに従った単純な電子モジ
ュールに帰着する。これは、系統連系機能を試験する要
求が機能部分の幾つかの応用のみに関係する場合にも魅
力的であり得る。−刃側で電子モジュールそれ自身の間
の又他方側で別のモジュールとの間の系統連系の試験に
も再びそれが関連する。境界走査技術は、以下に述べる
ように本質的に他の試験目的にも使用され得る。

本発明は後者の実施例に用いられる基板素子にも関連し
、且つプリント回路板と系統連系を経て接続された前述
のものに従った少なくとも２個の電子モジエールとを具
える電子装置にも関連する。

更に魅力的な局面が関連請求項に記載される。

（実施例）以下、本発明を図面を参照しながら説明する。

第１図は系統連系機能と一緒に、本発明による２個の電
子モジュールを示す。電子モジュール２０゜２２は破線
によって表現される。各モジュールは第１の基板素子８
０．８２上にそれぞれ収容された機能部分３０．７８を
具える。この機能部分は、例えば処理装置、制御装置、
記憶装置その他の任意の性質のものであってもよい。両
モジュールの技術が同一である必要はない。簡単化のた
めに、これら２個の電子モジュールが同じであると仮定
する。各電子モジュールは第２の基板素子８８．９０を
もそれぞれ具える。第１と第２との基板素子は任意の技
術的実現化のものであってもよい。信号レベル。

傾斜、クロック周波数及びその他面様のものは両立でき
る必要があることは明らかである。単純化のために２個
の電子モジュール間の系統連係機能のみを説明する。関
連するデータ通路は４ビツトの幅を有し、電子モジュー
ル２０は専ら源泉として働き一方電子モジ二−ル２２は
専ら宛先として働く。

この点では基板素子２６はこの時セル３２．３４．３６
．３８を有する４段桁送りレジスターと直列入力端子４
８とを具える。各セルに対して、活性化入力端子５０と
共に制御出力緩衝器４０．４２．４４．４６を備えられ
る。

試験ユニット９２も備えられる。この試験ユニットが前
記電子モジュールに３つの信号・線５２上に直列テストパターン、・試験状態と動作状態との間の選択を行う線５４上の試
験制御信号、・桁送りレジスター内の桁送りを同期させる線８４上の
試験クロック信号、を供給する。

線８４．５４上の信号は動作状態では作用しない。桁送
り段用制御信号は種々の、普通の方法で発生され得る。

これは単純化のために説明しない。前記制御信号から出
力緩衝器４０．４２．４４．４６用制御信号も引き出さ
れ得て、書き込みの間はそれらは例えば連続的に抑制さ
れる。これは両者共詳述しない。

第２の基板素子９０の構造は第２の基板素子８８の構造
と類似していて、いずれの場合にも、データ通路が適当
な接続を具えねばならない。この第２の基板素子９０は
結果パターン用の直列出力端子７２と共にセル６４．６
６、６８．７０を有する桁送りレジスターを具える。こ
こには再び線７１上の信号により桁送りレジスターの直
列動作の間阻止される制御緩衝器５６．５８．６０．６
２を備えられる。前記試験ユニットは２つの信号；線８
６上のクロックであるＣＫと、線７４上の試験／動作状
態制御信号ＴＳＭとを供給する。更に、結果信号が線７
６上に直列的に受信される。電子モジュールが宛先装置
と同様に源泉装置として動作するよう企てられた場合に
は、一般に４個の付加的接続が系統連系機能を試験する
ために必要である。桁送りレジスターはいつも２個の並
列接続と１個の直列接続とを具える。動作状態では、例
えばそれらは並列方向には公明である。

他方、それらはそのとき例えばラッチ機能をも有するが
、然しそれは無視される。系統連系機能それ自身は双方
同性でもあり得る。完全試験に対しては、各桁送りレジ
スターはこのとき宛先と同様に源泉として働き得ねばな
らない。従って、その場合には（少な（とも）４個の付
加的接続が関連する基板素子用に必要である。試験結果
の評価はここでは詳述しない。３個のブロック２０．２
２．２４はプリント回路板上に一緒に収容され得る。

状況がもっと複雑でもあり得ることは明らかである。モ
ジュールは他の複数のモジュールへ異なる幅のデータ通
路を介して相互接続され得る。本発明によって複数のモ
ジュールへ系統連系された、チップ上に既に境界走査機
構が備えられたモジュールがあり得る。試験設備が所定
の系統連系用に使われないこともあり得る。更に、前述
の試験には適しないアナログ信号用の系統連系も備えら
れ得る。実際にはそのようなアナログ信号は一般にチッ
プ上でディジタル信号へ変換され、その後それらが処理
されて続いて再びアナログ信号に変換される。それとも
、これら２つの変換のうちの１つのみがチップ上に存在
してもよい。その場合には試験レジスターは回路のディ
ジタル部分とアナログ信号へ又はからの変換器との間に
置かれる。

更に、第１図においては緩衝器が、例えば電気的（桁送
りレジスターセル内）と光学的（系統連系内）との間の
信号を変換できる。最後に、電源接続は無視した。ここ
でディジタル・データ信号の意味は、データ信号、制御
信号、及びあるいは他の信号の任意のものであることは
明らかである。

第２ａ図及び第２ｂ図は、本発明による電子モジュール
の第１の物理的実現を示す。物理的寸法は、オランダの
アインドーフェンのフィリップスにより発行された本で
あるマイクロ・コントローラ及び周辺機器の１９８７年
ＩＣ１４版の１２７４頁から得られる。

この場合には機能部分が部品Ａに置かれ、他の部分は部
品已に置かれており、包装は既知の方法で実現されてい
る。部品Ｂは４０ピンを具える。これらのピンはプリン
ト回路板中に普通に備えられた孔の列に半田付けされ得
る。部品Ａは３６ピンによって部品已に挿入され得て、
その目的のために部品Ｂは相当するソケット接続体を備
えられる。

図示のごとく、部品Ｂは蓋Ｃの下にケーシングを有する
基板素子の形で集積回路を備えられる。部品Ａはこの時
ピンの端部へ半田付けされた分離された集積回路を備え
られ得る。他の可能性は部品Ｂと同じ方法で恒久的に据
え付けられた基板素子と共に部品Ａを与えることである
。例えば部品Ｂが桁送りレジスターの位置又は他の設備
には過多の数を具えているから、又は標準化の観点から
、部品Ａのピンの数は図示の数より少なくてもよい。

主要な規則は、部品Ａがｎ個の接続を具える場合には、
この数は部品Ｂに対して２ｎ＋４に達し、然し乍ら、部
品Ｂはもっと接続を具えてもよい。第２ｂ図は本発明に
よるこの電子モジュールの側面図である。明らかに、多
くの他の実現化が本発明の範囲から逸脱することなく実
行可能である。

第３図は本発明による電子モジュールの第２の物理的実
現を示す。この形は１９８４年７月２７日付日本特許出
願特願昭５９−１５６６１５号（特開昭６１−３５５４
６号）及び１９８４年１１月１６日付日本特許出願特願
昭５９−２４１９７７号（特開昭６１−１２０４３７号
）を優先権主張した欧州特許出願第１７４２２４号、米
国特許第４７０３４８３号から得られる。この既知の構
造は２個の基板素子間の系統連系の試験を含む。本発明
に従って、特に周囲への系統連系機能が試験される。本
発明に従って、機能部分は第１の基板素子１０４内に置
かれる。この素子は、第１の結合パッド１０６を経て、
例えば適当な範囲に備えられた半田の隆起が溶かされる
ような熱圧着により、第２の基板素子１０２へ接続され
る。２つの基板素子の相互関係位置はこれで固定される
。代わりに、２つの基板素子が隣り合って配置されても
よく、この場合には底部１００のような共通支持層上に
両者が固定される。それから２つの基板素子は結合線に
より相互接続され得る。基板素子１０２上の導体通路は
太い線によって表示されている。結合線１０８．１１０
を用いてこの導体通路がパッケージの導通素子へ接続さ
れる。それら導体素子の外側端部においてこれらの導通
素子は接続ピン１２０．１２４へ固着される厚くされた
部分１１８．１２２を設けられる。底部１００．壁１１
２、１１４及び頭部１１６が気密に封じられたパッケー
ジを形成する。この混成パッケージは、第２ａ。

２ｂ図を参照して説明したのと同じ方法で、プリント回
路による搬送器上に取り付けられ得る。接続に関する上
記の説明は、第１の基板素子上に存在する必要のない試
験用の４つの接続を具えた第２の基板素子にも再び適用
され得る。機能上は外部的に利用できる必要のない第１
の基板素子上の結合パッドがなお試験に供され得ること
に、拡張が存する。以下はこの状況における例であり、
２つの結合パッドは同じ信号を搬送し、然し乍ら二重設
備の結果として、結合パッドと宛先との間、又は源泉と
結合パッドとの間の幾何学的距離がより短いから、第１
の基板素子上の遅延時間はより短くてよい。第１図に示
した機構内で、桁送りレジスターは結合パッドごとに１
段を具え、付属する緩衝器は従ってパッケージの単一の
接続ピンへ一緒に接続され得る。同じ原理が他の理由に
も用いられ得る。代わりに所定の結合パッドに対して、
回路内には関係するが然し周囲への出力では全くない信
号を搬送することも可能である。その場合には第１図で
付属する緩衝器さえも廃止され得る。

従って、第１と第２との基板素子間の接続の数は、第２
の基板素子と周囲との間の接続の相当する数（特にクロ
ックと制御接続とは勘定に入れないで）より大きい。

第４図は第２の基板素子内で実現され得るような境界走
査構成の一層詳細な説明を示す。電源接続は無視した。

直列試験データは入力端子ＴＤＩ上に現れ、終端抵抗が
示される。試験クロック信号はこのとき入力端子ＴＣＫ
上に現れる。選択コードは入力端子ＴＭＳ上に現れ、再
び終端抵抗が備えられる。素子１３２はデコーダであり
、そのデコーダは受信された直列コードを制御信号へ又
は外向性クロック信号用活性化信号へ変換する。第１の
クロック信号の制御のもとで、命令レジスター１３４が
入力端子ＴＤＩ上の直列データをロードされ、ＩＲクロ
ックによりクロックされる。第２の制御信号の制御のも
とで、命令レジスター１３４の“新しい”内容が回路の
別の素子を制御するために活性化される。第３の制御信
号のもとで、命令レジスター１３４は線１３６上の並列
状態データをロードされる。

別の制御信号が（線１３８及び１４０上に）出力マルチ
プレクサ１４２用の選択信号及び出力緩衝器１４４用の
可能信号を与える。この命令レジスター１３４はデコー
ド論理回路１４６へ接続され、且つ線１４８゜を介して
マルチプレクサ１５０へ接続される。デコード論理回路
１４６は境界走査レジスター１３０と、同定レジスター
１５２と、ユーザ試験データ・レジスター１５４の配列
と、及びバイパス・レジスター１５６とへ活性化信号を
印加する。この境界走査レジスター１３０は１個の電子
モジュールの直列／並列桁送りレジスターの組を表現し
、従ってそれはプリント回路板へと同様に第１の基板素
子内の機能部分へ接続され得る。これらの接続は単純化
のために省略した。各レジスター１３０．１５２．１５
４．１５６はクロック信号とデコーダ素子１３２からの
選択／制御信号（ＤＲクロック信号）とを受信する。第
４図の構成は１９８８年４月のＣＴＦ、フィリップス・
アインドーフエン、標準境界走査構成の最終版２．０内
に本質的に記載されているが、第１と第２との基板素子
への分割はそこには記載されていない。

【図面の簡単な説明】

第１図は本発明による２個の電子モジュールとそれらの
間の系統関連機能とを示し、第２ａ図及び第２ｂ図は本発明による電子モジュールの
第１の物理的実現を示し、第２ａ図は正面図、第２ｂ図
は側面図であり、第３図は本発明による電子モジュールの第２の物理的実
現を示し、第４図は境界走査構成の一層広大な変形を示す。２０、２２・・・電子モジュール２６・・・基板素子　　　　　３０．７８・・・機能部
分３２、３４．３６．３８．６４．６６、６８．７０．
・・・セル４０、４２．４４．４６．５６．５８．６０
．６２・・・緩衝器４８・・・直列入力端子　　　５０
・・・活性化入力端子５２、５４．７１．７４．７６、
８４．８６．１３６．１３８．１４０．１４８−・・線
７２・・・直列出力端子８０、８２．１０４・・・第１の基板素子８８、９０．
１０２・・・第２の基板素子９２・・・試験ユニッ）　
　　　１００・・・底部１０６・・・結合パッド　　　
１０１３．１１０・・・結合線１１２、１１４・・・壁
　　　　　１１６・・・頭部１１８、１２２・・・厚く
された部分１２０、１２４・・・接続ピン１３０・・・境界走査レジスター１３２・・・デコーダ素子　　１３４・・・命令レジス
ター１４２・・・出力マルチプレクサ１４４・・・出力緩衝器　　　１４６・・・デコード論
理回路１５０・・・マルチプレクサ　１５２・・・同定
レジスター１５４・・・ユーザ試験データ・レジスター
１５６・・・バイパス・レジスター

Claims

【特許請求の範囲】１、第１のディジタル集積回路と、この第１の集積回路
とこの第１の集積回路へ系統連系機能を経由して接続さ
れ得る第２の集積回路との間の前記系統連系機能を試験
する試験手段とを具えた電子モジュールであって、その
試験手段は試験ユニットと連絡するための直列接続を有
する桁送りレジスターと、系統連系機能への第１の並列
接続と、及び第１の集積回路の機能部分への第２の並列
接続とを具え、試験状態では前記直列接続と第１の並列
接続とを活性化し動作状態では前記第１と第２との並列
接続を活性化するための試験選択機構を具え、それで前
記桁送りレジスターが並列方向に公明である電子モジュ
ールにおいて、前記機能部分が第１の基板素子上に備え
られ、前記桁送りレジスターと試験選択機構とは第２の
基板素子上に収容されており、電子モジュールの標準寸
法を有する前記電子モジュール内の固定機構によって前
記第１と第２との基板素子が相互に物理的に固定されて
いることを特徴とする電子モジュール。２、前記第１の基板素子は分割された電子サブモジュー
ルに含まれ、そのサブモジュールに対して前記第２の基
板素子を具える別の電子サブモジュールがそれ自身プリ
ント回路板へ接続する接続手段を具えるソケットとして
働くことを特徴とする請求項１記載の電子モジュール。３、前記分割された電子サブモジュールが、接続ピン用
に前記ソケットが接続ソケット手段を具えた接続ピンを
含むように構成されたことを特徴とする請求項２記載の
電子モジュール。４、前記接続手段の少なくとも一部が両方向に能動であ
ることを特徴とする請求項２又は３記載のごとき前記別
の電子サブモジュール用のソケット。５、テストパターン用の直列入力端子と、結果パターン
用の直列出力端子と、試験クロック入力端子と、試験制
御入力端子と、及び前記直列入力端子と直列出力端子と
の間の少なくとも２個の任意に活性化できるデータ通路
とを具えることを特徴とする請求項２又は３記載のごと
き前記別の電子サブモジュール用のソケット。６、前記第１と第２との基板素子がパッケージ内で信号
接続を経由して相互に接続され、前記第２の基板素子は
別の信号接続を介してこのパッケージ内に固定され且つ
プリント回路板へ外部的に接続された接続手段へ接続さ
れていることを特徴とする請求項１記載の電子モジュー
ル。７、第１と第２との基板素子の間の接続の数が第２の基
板素子と周囲との間の相当する接続の数よりも大きいこ
とを特徴とする請求項６記載の電子モジュール。８、前記桁送りレジスターと請求項６又は７記載の電子
モジュールに使用するための試験制御機構とを具えた基
板素子。９、テストパターン用の直列入力端子と、結果パターン
用の直列出力端子と、試験クロック入力端子と、試験制
御入力端子と、及び前記直列入力端子と直列出力端子と
の間の少なくとも２個の任意に活性化できるデータ通路
とを具えることを特徴とする請求項８記載の基板素子。１０、プリント回路板の系統連系機能を経由して相互接
続された請求項１、２、３、６又は７のいずれか１項に
記載の少なくとも２個の電子モジュールとを具えたディ
ジタル信号処理用電子装置。