JPH02259814A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH02259814A JPH02259814A JP1080604A JP8060489A JPH02259814A JP H02259814 A JPH02259814 A JP H02259814A JP 1080604 A JP1080604 A JP 1080604A JP 8060489 A JP8060489 A JP 8060489A JP H02259814 A JPH02259814 A JP H02259814A
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- JP
- Japan
- Prior art keywords
- initialization
- memory
- address
- data
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- Prior art date
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- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 32
- 238000006243 chemical reaction Methods 0.000 claims abstract description 14
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、共通バスに接続されるメモリのイニシャライ
ズ手段に利用する。特に、その高速化手段に関する。
ズ手段に利用する。特に、その高速化手段に関する。
本発明は、共通バスを経由して複数のメモリの初期化を
実行する手段において、 特定のアドレスが一斉にメモリにアクセスし、か、つ、
メモリ内のバンクに対して一斉に初期化を行うことによ
り、 初期化に伴うバスの占有時間を短縮することができるよ
うにしたものである。
実行する手段において、 特定のアドレスが一斉にメモリにアクセスし、か、つ、
メモリ内のバンクに対して一斉に初期化を行うことによ
り、 初期化に伴うバスの占有時間を短縮することができるよ
うにしたものである。
従来例では、システム制御装置が共通バスを用いてメモ
リライト要求によりメモリイニシャライズを行う。主記
憶装置はモジュール番号が一致すればアドレスおよびデ
ータ（イニシャライズ時は「０」）を取込んでメモリに
書込む。すなわち、メモリライト要求によりオール「０
」データを「０」番地から最上位アドレスまで主記憶装
置の１つ１つについて順次行っていた。
リライト要求によりメモリイニシャライズを行う。主記
憶装置はモジュール番号が一致すればアドレスおよびデ
ータ（イニシャライズ時は「０」）を取込んでメモリに
書込む。すなわち、メモリライト要求によりオール「０
」データを「０」番地から最上位アドレスまで主記憶装
置の１つ１つについて順次行っていた。
このような従来例では、メモリ空間でメモリライト動作
を繰返すことで行っていた。ところで、同時に複数のア
ドレスを載せることが不可能な共通バスで構成されるシ
ステムでこの方法を用いると、主記憶装置の一台一台に
対してアドレスを「１」づつインクリメントさせながら
書き込まなければならない。すなわち、メモリイニシャ
ライズ動作に多大の時間を費やすこととなる欠点がある
。
を繰返すことで行っていた。ところで、同時に複数のア
ドレスを載せることが不可能な共通バスで構成されるシ
ステムでこの方法を用いると、主記憶装置の一台一台に
対してアドレスを「１」づつインクリメントさせながら
書き込まなければならない。すなわち、メモリイニシャ
ライズ動作に多大の時間を費やすこととなる欠点がある
。
また、メモリイニシャライズ時にバスを占有することに
なり、システム立上げ時の他の作業が行えずシステム全
体の立上げ速度の低下を招く欠点がある。
なり、システム立上げ時の他の作業が行えずシステム全
体の立上げ速度の低下を招く欠点がある。
本発明はこのような欠点を除去するもので、メモリイニ
シャライズの所要時間を短絡することができるデータ処
理装置を提供することを目的とする。
シャライズの所要時間を短絡することができるデータ処
理装置を提供することを目的とする。
本発明は、自装置の実アドレス空間をｎ個のモジニール
単位に分割した実アドレス空間のひとつを有し、メモリ
領域が複数のバンクで構成され、このバンクに対するア
クセスを実行するアドレス変換手段を含むｎ個の記憶手
段と、先行するデータの上記記憶手段への書込み終了後
にひとつのアドレスの付された初期化データの送出が行
える初期化手段とを備えたデータ処理装置において、上
記初期化手段は、送出する初期化データに特定のアドレ
スを付加する手段を有し、上記ｎ個の記憶手段のそれぞ
れは、この特定のアドレスの付された初期化データを受
信する手段を有し、上記アドレス変換手段は、自手段が
含まれる記憶手段が受信する初期化データにかかわるア
クセスをこの記憶手段を構成する複数のバンクに対して
一斉に実行する手段を有することを特徴とする。
単位に分割した実アドレス空間のひとつを有し、メモリ
領域が複数のバンクで構成され、このバンクに対するア
クセスを実行するアドレス変換手段を含むｎ個の記憶手
段と、先行するデータの上記記憶手段への書込み終了後
にひとつのアドレスの付された初期化データの送出が行
える初期化手段とを備えたデータ処理装置において、上
記初期化手段は、送出する初期化データに特定のアドレ
スを付加する手段を有し、上記ｎ個の記憶手段のそれぞ
れは、この特定のアドレスの付された初期化データを受
信する手段を有し、上記アドレス変換手段は、自手段が
含まれる記憶手段が受信する初期化データにかかわるア
クセスをこの記憶手段を構成する複数のバンクに対して
一斉に実行する手段を有することを特徴とする。
主記憶装置は、メモリイニシャライズを示す信号を受信
し、そのときのコマンド、アドレスおよびライトデータ
を取り込む。主記憶装置はメモリイニシャライズを認識
すると、モジニール番号を無視して複数の主記憶装置の
同時動作を可能にし、さらに、各主記憶装置内で複数ア
ドレスのバンクへの同時書込みを実行する。
し、そのときのコマンド、アドレスおよびライトデータ
を取り込む。主記憶装置はメモリイニシャライズを認識
すると、モジニール番号を無視して複数の主記憶装置の
同時動作を可能にし、さらに、各主記憶装置内で複数ア
ドレスのバンクへの同時書込みを実行する。
以下、本発明の一実施例について図面を参照して説明す
る。第１図はこの実施例の構成を示すブロック構成図で
ある。
る。第１図はこの実施例の構成を示すブロック構成図で
ある。
この実施例は、第１図に示すように、共通バス３に接続
された主記憶装置２と、共通バス３を制御してメモリイ
ニシャライズの起動をかけるシステム制御装置１とから
なる。すなわち、この実施例は、自装置の実アドレス空
間をｎ個のモジュール単位に分割した実アドレス空間の
ひとつを有し、メモリ領域が複数のバンク２２で構成さ
れ、このバンク２２に対するアクセスを実行するアドレ
ス変換回路２１を含むｎ個の記憶手段である主記憶装置
２と、先行するデータの上記記憶手段への書込み終了後
にひとつのアドレスの付された初期化データの送出が行
える初期化手段を有するシステム制御装置１とを備え、
さらに、本発明の特徴とする手段として、上記初期化手
段は、送出する初期化データに特定のアドレスを付加す
る手段を有し、上記ｎ個の記憶手段のそれぞれは、この
特定のアドレスの付された初期化データを受信する手段
を有し、アドレス変換回路２１は、自手段が含まれる記
憶手段が受信する初期化データにかかわるアクセスをこ
の記憶手段を構成する複数のバンク２２に対し、て−斉
に実行する手段を有する。
された主記憶装置２と、共通バス３を制御してメモリイ
ニシャライズの起動をかけるシステム制御装置１とから
なる。すなわち、この実施例は、自装置の実アドレス空
間をｎ個のモジュール単位に分割した実アドレス空間の
ひとつを有し、メモリ領域が複数のバンク２２で構成さ
れ、このバンク２２に対するアクセスを実行するアドレ
ス変換回路２１を含むｎ個の記憶手段である主記憶装置
２と、先行するデータの上記記憶手段への書込み終了後
にひとつのアドレスの付された初期化データの送出が行
える初期化手段を有するシステム制御装置１とを備え、
さらに、本発明の特徴とする手段として、上記初期化手
段は、送出する初期化データに特定のアドレスを付加す
る手段を有し、上記ｎ個の記憶手段のそれぞれは、この
特定のアドレスの付された初期化データを受信する手段
を有し、アドレス変換回路２１は、自手段が含まれる記
憶手段が受信する初期化データにかかわるアクセスをこ
の記憶手段を構成する複数のバンク２２に対し、て−斉
に実行する手段を有する。
次に、この実施例の動作を説明する。主記憶装置２での
メモリイニシャライズの起動の認識は連続ライトコマン
ド送出時にライトアドレスの未使用ビットにより行うこ
ともできる。主記憶装置２でメモリイニシャライズが認
知されると、アドレス変換回路２１で各バンク２２に対
しバンクセレクト線２３をイネーブルにし、同一アドレ
スａを与え、複数のバンク２２に対して同時にライトデ
ータ （オール「０」）に書込む。主記憶装置２内の構
成を第２図に示す。
メモリイニシャライズの起動の認識は連続ライトコマン
ド送出時にライトアドレスの未使用ビットにより行うこ
ともできる。主記憶装置２でメモリイニシャライズが認
知されると、アドレス変換回路２１で各バンク２２に対
しバンクセレクト線２３をイネーブルにし、同一アドレ
スａを与え、複数のバンク２２に対して同時にライトデ
ータ （オール「０」）に書込む。主記憶装置２内の構
成を第２図に示す。
この実施例では、アドレス変換回路２１はモジニール番
号、バンク番号を無視したが、バンク番号よりももっと
細かいレベルで同時ライトを行う構成にしても本発明を
実施することができる。これにより、−層の高速化を図
ることができる。
号、バンク番号を無視したが、バンク番号よりももっと
細かいレベルで同時ライトを行う構成にしても本発明を
実施することができる。これにより、−層の高速化を図
ることができる。
本発明は以上説明したように、主記憶装置内のアドレス
変換回路の一部変更のみで高速にメモリイニシャライズ
できる効果がある。また、メモリイニシャライズによる
バスの占有時間を著しく短縮することができ、したがっ
て、立上げ時に他のバスを用いる作業への影響を少なく
することができるので、立上げ時間の向上を図ることが
できる効果がある。
変換回路の一部変更のみで高速にメモリイニシャライズ
できる効果がある。また、メモリイニシャライズによる
バスの占有時間を著しく短縮することができ、したがっ
て、立上げ時に他のバスを用いる作業への影響を少なく
することができるので、立上げ時間の向上を図ることが
できる効果がある。
第１図は、本発明実施例の構成を示すブロック構成図。
第２図は、第１図の主記憶装置の構成を示すブロック構
成図。 第３図は、本発明実施例の動作を示すフローチャート。 １・・・システム制御装置、２・・・主記憶装置、３・
・・共通バス、５・・・データ処理装置、２１・・・ア
ドレス変換回路、２２・・・バンク、２３・・・バンク
セレクト線。
成図。 第３図は、本発明実施例の動作を示すフローチャート。 １・・・システム制御装置、２・・・主記憶装置、３・
・・共通バス、５・・・データ処理装置、２１・・・ア
ドレス変換回路、２２・・・バンク、２３・・・バンク
セレクト線。
Claims (1)
- 【特許請求の範囲】 １、自装置の実アドレス空間をｎ個のモジュール単位に
分割した実アドレス空間のひとつを有し、メモリ領域が
複数のバンクで構成され、このバンクに対するアクセス
を実行するアドレス変換手段を含むｎ個の記憶手段と、 先行するデータの上記記憶手段への書込み終了後にひと
つのアドレスの付された初期化データの送出が行える初
期化手段と を備えたデータ処理装置において、 上記初期化手段は、送出する初期化データに特定のアド
レスを付加する手段を有し、 上記ｎ個の記憶手段のそれぞれは、この特定のアドレス
の付された初期化データを受信する手段を有し、 上記アドレス変換手段は、自手段が含まれる記憶手段が
受信する初期化データにかかわるアクセスをこの記憶手
段を構成する複数のバンクに対して一斉に実行する手段
を有する ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080604A JP2754692B2 (ja) | 1989-03-30 | 1989-03-30 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080604A JP2754692B2 (ja) | 1989-03-30 | 1989-03-30 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02259814A true JPH02259814A (ja) | 1990-10-22 |
| JP2754692B2 JP2754692B2 (ja) | 1998-05-20 |
Family
ID=13722934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1080604A Expired - Lifetime JP2754692B2 (ja) | 1989-03-30 | 1989-03-30 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754692B2 (ja) |
-
1989
- 1989-03-30 JP JP1080604A patent/JP2754692B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2754692B2 (ja) | 1998-05-20 |
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