JPH07160655A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 共有メモリとして各処理装置に対してデータ
の同一性を保ったまま、アクセス待ちを減らし、特に、
共有領域の拡大に対し、アクセス待ちの頻度増加を抑制
することが可能なメモリアクセス技術を提供する。 【構成】 ２ポートメモリ１２，１２Ａ，メモリ制御部
１１，１１Ａを含む共有メモリ８，８Ａと、ホストプロ
セッサ６，６Ａ，デバイスプロセッサ７，７Ａを備えた
対称構成の制御装置１，２が、データバス線１３，制御
線１４からなるメモリ間インターフェイス９を介して相
互に他の共有メモリ８Ａ，８にアクセスして、常に共有
メモリ８および８Ａの内容の同一性を維持する構成の情
報処理装置において、メモリ制御部１１と１１Ａの間
で、各々で発生したアクセス要求とそのメモリアドレス
の受け渡しを行い、それ以外のアドレスに対するアクセ
スは各メモリ制御部１１および１１Ａが単独に処理す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリアクセス技術に
関し、特に、複数の処理装置でメモリを共有する構成の
情報処理装置に適用して有効な技術に関する。

【０００２】

【従来の技術】複数の処理装置でメモリ内のデータを共
有する場合には、共有するデータの、それぞれの装置に
対する同一性を保証するため、処理装置からのアクセス
に対して排他制御を行う必要がある。しかしながら、こ
の排他制御に伴い発生するアクセス待ちが、各処理装置
の処理速度を劣化させ、システム全体の効率を低下させ
ることになる。

【０００３】このようなアクセス待ちを最少にするた
め、種々の方法が提案されているが、その一方法とし
て、特開昭６１−１３８３５９号公報に開示される技術
では、処理装置毎にメモリを配した上、さらにこれを共
有領域と非共有領域に分け、共有領域に対する書込みの
み排他制御を用いて全メモリに同時に書込みを行い、そ
れ以外のアクセスはそれぞれ独立して行う方法を提案し
ている。

【０００４】

【発明が解決しようとする課題】このような従来技術の
方法は、排他制御を必要とするアクセスを限定すること
で、アクセス待ちの頻度を減らすことに有効であるが、
この場合でも、各処理装置が共有領域にアクセスを行う
度にアクセス待ちが発生することになり、システムの大
規模化に伴う共有領域の拡大と処理装置の台数の増加に
よりアクセス待ちの頻度が増加し、特に共有領域の増加
に対して効率低下が顕著となる。

【０００５】本発明の目的は、共有メモリとして、各処
理装置に対してデータの同一性を保ったまま、アクセス
待ちを減らし、特に、共有領域の拡大に対し、アクセス
待ちの頻度増加を抑制することが可能なメモリアクセス
技術を提供することにある。

【０００６】本発明の他の目的は、一般に共有メモリを
使用する際に、各処理装置に必要とされるメモリ占有状
態において、その占有領域を最小限に抑え、他の処理装
置からのアクセス待ちを減らすことが可能なメモリアク
セス技術を提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【０００９】すなわち、本発明は、複数のメモリと、こ
の各々のメモリに対してアクセスを行う複数の処理装
置、および各々のメモリ毎にアクセスを制御する複数の
メモリ制御部を含み、複数のメモリの内容を常に一致さ
せておくことでメモリ内の情報を全ての処理装置で共有
可能にした情報処理装置において、メモリ制御部間で、
アクセス要求と、当該アクセス要求のメモリアドレスの
受け渡しを行い、それ以外のアドレスに対するアクセス
は各々のメモリ制御部が単独で処理するものである。

【００１０】たとえば、複数の処理装置によって共有さ
れる前記メモリは、複数のポートを備え、各々のポート
からのアクセスが可能なマルチポートメモリを用いるこ
とができる。また、前記メモリに対する書込みおよび占
有をアドレス毎に制御することができる。

【００１１】

【作用】上記した本発明のメモリアクセス方式では、メ
モリとして、たとえば、マルチポートを使用し、これを
処理装置毎に配する。このメモリは、複数ポートからの
読み書きを同時に実行可能であるが、同一アドレスに対
して複数のポートから同時に書込みを行うとその内容は
保証されない。

【００１２】ある処理装置で書込み或いはメモリの占有
要求が発生した場合、それに対応するメモリ制御は他の
メモリ制御部に対して書込み或いは占有要求とともにそ
のアドレスを送出する。他のメモリ制御部では、受け取
ったアドレスが自らの処理装置から読み書き中又は占有
中でなければ、要求許可を要求元へ返す。要求元はこの
許可が返るまで待ち、許可を受け取ると、書込み時は自
らのメモリのデータを書き込むと同時に、他のメモリ制
御部へそのデータを送り、占有時は、処理装置に対し、
占有完了を報告する。要求許可を返した制御部は、要求
元からの書込みデータを待つと共に、要求が無くなるま
で、このアドレスに対する自らの処理装置からのアクセ
ス要求を保留する。この時、要求許可したアドレス以外
の領域に対するアクセスは全て実行される。

【００１３】これにより、メモリの書込みに対しては、
全てのメモリに常に同時にデータが書き込まれるため、
共有メモリとして、全ての処理装置に対するデータの同
一性が保証される。また、アクセス待ちは同一アドレス
に対する書込みまたは占有時のみ発生するため、共有領
域の拡大により、アクセス待ちの頻度が増加することも
ない。

【００１４】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１５】図１は、本発明の一実施例であるメモリア
クセス方式が実施される情報処理装置の要部の構成の一
例を示すブロック図であり、図２は、その全体構成の一
例を示すブロック図である。

【００１６】本実施例では、情報処理装置の一例とし
て、外部記憶装置の制御装置に適用した例について説明
する。ここでいう外部記憶装置とは、たとえば磁気ディ
スク装置や磁気テープ装置等のコンピュータ周辺機器を
指し、制御装置はこの外部記憶装置を制御する。

【００１７】図２に例示されるように、相互に全く等価
な構成を有する複数の制御装置１および制御装置２は、
記憶装置１０と、図示しない上位装置との間に介在して
いる。

【００１８】制御装置１は、次の各部分から構成され
る。ホストインターフェイス３は、上位装置とのインタ
ーフェイスを制御する部分で、プロトコル制御の他、デ
ータ転送も制御する。デバイスインターフェイス４は、
記憶装置１０とのインターフェイスを制御する部分で、
ホストインターフェイス３と同様、プロトコル制御とデ
ータ転送を制御する。ホストインターフェイス３とデバ
イスインターフェイス４間は直接データ転送もできる
が、キャッシュメモリ５を介して転送することも可能で
ある。キャッシュメモリ５を介する際には、ホスト側の
データ転送とデバイス側のデータ転送は非同期となるた
め、これらを二つのホストプロセッサ６およびデバイス
プロセッサ７がそれぞれ独立して制御する。すなわち、
ホストプロセッサ６はホストインターフェイス３を制御
し、デバイスプロセッサ７はデバイスインターフェイス
４を制御する。

【００１９】共有メモリ８は、ホストプロセッサ６とデ
バイスプロセッサ７が共通して必要とする制御情報を格
納する共有メモリで、ホストプロセッサ６およびデバイ
スプロセッサ７の双方からの書込みが可能であると同時
に、特定のアドレスを一方のプロセッサが占有し、他方
からの読み書きを抑止する機能も有する。

【００２０】制御装置２は、制御装置１と同一で、その
内部は制御装置１と完全に対称の構成を有する。なお、
以下の説明では、制御装置２において制御装置１と等価
な構成要素には、制御装置１側の構成要素の符号に英大
文字“Ａ”を付加することとする。

【００２１】制御装置１の共有メモリ８と、制御装置２
の共有メモリ８Ａは、メモリ間インターフェイス９で接
続され、これにより、二つの共有メモリ８および８Ａ
は、論理的に一つの共有メモリとして動作する。即ち、
制御装置１の二つのプロセッサと制御装置２の二つのプ
ロセッサからのデータの共有と、いずれか一つのプロセ
ッサからの占有とが可能である。

【００２２】次に、図１を用いて二つの共有メモリ８お
よび８Ａの動作について説明する。

【００２３】図１は、制御装置１および２の各々におけ
る共有メモリ８および８Ａを抜き出し、その内部構成を
示したブロック図である。

【００２４】２ポートメモリ１２は、二つのポートから
独立して読み書きができるメモリで、データは、データ
バス線１７およびデータバス線１３により、それぞれの
ポートに対して入出力される。

【００２５】メモリ制御部１１は、２ポートメモリ１２
に対するアクセスを制御する部分で、制御線１８および
制御線１９によって、メモリアドレス、書込み／読出し
の切り替え、書込みのタイミングをそれぞれポートへ指
示する。同時に、メモリ制御部１１は、制御線１４によ
ってもう一方の制御装置２のメモリ制御部１１Ａに接続
され、それぞれの２ポートメモリ１２および２ポートメ
モリ１２Ａを合わせて一つのメモリに見せる制御を行
う。

【００２６】次に、メモリ制御部１１を中心とした共有
メモリ全体の動作について説明する。

【００２７】ホストプロセッサ６（デバイスプロセッサ
７）からの共有メモリ８に対するアクセスは、制御線１
５（制御線１６）とデータバス線１７によって行う。制
御線１５（制御線１６）には、ホストプロセッサ６（デ
バイスプロセッサ７）からメモリ制御部１１への読み書
き要求、占有要求、占有解除要求、およびメモリアドレ
スと、メモリ制御部１１からホストプロセッサ６（デバ
イスプロセッサ７）への読み書き要求および占有許可が
含まれる。

【００２８】ホストプロセッサ６は、共有メモリ８から
読み出しを行うときは、制御線１５により読み出しアド
レスと読み出し要求をメモリ制御部１１へ送る。メモリ
制御部１１は、読み出し要求を受け取ると、デバイスプ
ロセッサ７からのアクセス要求がなく、指示されたメモ
リアドレスが他の部分から占有状態および他方の制御装
置２から書き込み中でないことを確認の上、制御線１９
を用いてメモリアドレスと読み出しを指示したのち、ホ
ストプロセッサ６に対し、読み出し許可を返す。この許
可を受け取ったホストプロセッサ６はデータバス線１７
上の読み出しデータを取り込み、要求を解除する。

【００２９】もし、デバイスプロセッサ７からのアクセ
ス要求、指示されたメモリに対する占有状態、または他
方のプロセッサからの書き込み要求のいずれかが存在す
る場合には、ホストプロセッサ６からの読み出し要求
は、上記が終了するまで実行保留となる。

【００３０】ホストプロセッサ６から共有メモリ８に書
き込みを行う場合には、制御線１５により、書き込みア
ドレスと書き込み要求をメモリ制御部１１へ送る。メモ
リ制御部１１は、書き込み要求を受け取ると、デバイス
プロセッサ７からのアクセス要求がなく、指示されたメ
モリアドレスが他の部分から占有状態または、他方の制
御装置２から書き込み中のいずれでもないことを確認の
上、制御線１４を介して、他方の制御装置２のメモリ制
御部１１Ａへ書き込みアドレスと、書き込み要求を送
る。

【００３１】他方の制御装置２のメモリ制御部１１Ａ
は、同一装置内のホストプロセッサ６Ａおよびデバイス
プロセッサ７Ａから指示されたアドレスへ書き込み要求
が無ければ、制御装置１のメモリ制御部１１に要求許可
を送る。要求許可を受け取った制御装置１側のメモリ制
御部１１は、制御線１９を用いて、２ポートメモリ１２
にアドレスを指示するとともに、制御線１５を介してホ
ストプロセッサ６へ要求許可を送る。この要求許可を受
け取ったホストプロセッサ６は、データバス線１７へ書
き込みデータを送出するとともに、書き込み要求を解除
する。メモリ制御部１１は、書き込み要求解除直前のデ
ータバス線１７のデータを２ポートメモリ１２に書き込
むように制御するとともに、データバス線１３へこのデ
ータを乗せ、他方の制御装置２のメモリ制御部１１Ａへ
の書き込み要求を解除する。他方の制御装置２のメモリ
制御部１１Ａは、要求解除直前のデータバス線１３の内
容を、メモリの指示されたアドレスへ書き込む。

【００３２】この時、メモリ制御部１１において、デバ
イスプロセッサ７からのアクセス要求、指示されたアド
レスに対する他の部分からの占有状態または他方の制御
装置２からの書き込み要求のいずれかが存在する場合に
は、ホストプロセッサ６の書き込み要求は、上記が終了
するまで保留となる。

【００３３】ホストプロセッサ６が共有メモリ８の占有
を行う時には、制御線１５により、占有したいアドレス
と占有要求をメモリ制御部１１へ送る。

【００３４】メモリ制御部１１は、占有要求を受け取る
と、指示されたアドレスが他の部分から占有状態および
書き込み中のいずれでもないことを確認の上、他方の制
御装置２のメモリ制御部１１Ａへ制御線１４を介し、占
有したいアドレスと占有要求を送る。

【００３５】他方の制御装置２のメモリ制御部１１Ａは
同一装置内のホストプロセッサ６Ａおよびデバイスプロ
セッサ７Ａから読み出し中でなければ、制御装置１のメ
モリ制御部１１へ、占有許可を返すとともに、そのアド
レスに対する制御装置１から占有状態として保持する。
この占有許可を受け取った制御装置１のメモリ制御部１
１は、指示されたアドレスがホストプロセッサ６から占
有状態であることを保持するとともに、ホストプロセッ
サ６に対し、制御線１５を介して、占有許可を返す。占
有許可を受け取ったホストプロセッサ６は占有要求を解
除する。

【００３６】もし、指示されたアドレスが制御装置１内
で占有状態または書き込み中か、制御装置２内で読み出
し中のいずれかの時は、占有要求の実行は保留される。

【００３７】占有解除を行う時は、ホストプロセッサ６
は、制御線１５を介し、メモリ制御部１１へ占有解除要
求を送る。メモリ制御部１１は、占有解除要求を受け取
ると、ホストプロセッサ６から占有状態にあることと、
他の制御装置２のメモリ制御部１１Ａからのアクセスが
無いことを確認の上、他方の制御装置２のメモリ制御部
１１Ａへ制御線１４を介して占有解除要求と解除すべき
メモリアドレスを送る。

【００３８】他方の制御装置２のメモリ制御部１１Ａ
は、占有解除要求を受け取ると、制御装置１から該当ア
ドレスが占有状態であることを確認の上、その占有状態
を解除するとともに、制御装置１のメモリ制御部１１へ
占有解除許可を送る。占有許可を受け取ったメモリ制御
部１１は、ホストプロセッサ６からの占有状態を解除
し、制御線１５を介して、占有解除許可をホストプロセ
ッサ６に送る。ホストプロセッサ６は、占有解除許可に
より、占有解除要求を解除する。

【００３９】もし、メモリ制御部１１が、他方の制御装
置２からアクセスを受けている時には、それが終了する
までは、占有解除は保留される。

【００４０】以上は、ホストプロセッサ６から共有メモ
リをアクセスする場合を説明したが、デバイスプロセッ
サ７からのアクセスや、他方の制御装置２におけるホス
トプロセッサ６Ａおよびデバイスプロセッサ７Ａのアク
セスについても同様に動作する。

【００４１】尚、制御装置１のメモリ制御部１１と、制
御装置２のメモリ制御部１１Ａで、それぞれ同時に、相
手のメモリ制御部１１Ａ（１１）に対する要求が発生し
た場合の競合回避については、時分割に制御する等、既
知の手段で実現可能である。

【００４２】本実施例によれば、書き込みおよび占有状
態が特定アドレスに限定可能なため、その他のアドレス
に対するアクセスを自由に行うことができ、共有メモリ
へのアクセスの競合に伴うアクセス待ちの回数、時間を
減らすことが可能となる。

【００４３】また、２ポートメモリ１２を使用すること
により、自制御装置内のメモリアクセスと、接続されて
いる他方の制御装置からのアクセスを独立して制御可能
であり、さらなる競合回避が可能である。

【００４４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００４５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００４６】本発明のメモリアクセス方式によれば、メ
モリ制御部間で、アドレス並びにアクセス要求を受け渡
すことにより、排他制御を特定のアドレスに限定するこ
とができ、メモリのアクセス待ちを減らすことができ
る、という効果が得られる。

【００４７】また、メモリとしてマルチポートメモリを
用いることにより、さらにアクセス待ちを減らすことが
できる、という効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例であるメモリアクセス方式が
実施される情報処理装置の要部の構成の一例を示すブロ
ック図である。

【図２】その全体構成の一例を示すブロック図である。

【符号の説明】

１ 制御装置 ２ 制御装置 ３ ホストインターフェイス ４ デバイスインターフェイス ５ キャッシュメモリ ６ ホストプロセッサ ６Ａ ホストプロセッサ ７ デバイスプロセッサ ７Ａ デバイスプロセッサ ８ 共有メモリ ８Ａ 共有メモリ ９ メモリ間インターフェイス １０ 記憶装置 １１ メモリ制御部 １１Ａ メモリ制御部 １２ ２ポートメモリ １２Ａ ２ポートメモリ １３ データバス線 １４ 制御線 １５ 制御線 １５Ａ 制御線 １６ 制御線 １６Ａ 制御線 １７ データバス線 １７Ａ データバス線 １８ 制御線 １８Ａ 制御線 １９ 制御線 １９Ａ 制御線

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のメモリと、この各々のメモリに対
   してアクセスを行う複数の処理装置、および各々の前記
   メモリ毎にアクセスを制御する複数のメモリ制御部を含
   み、複数の前記メモリの内容を常に一致させておくこと
   で前記メモリ内の情報を全ての前記処理装置で共有可能
   にした情報処理装置において、前記メモリ制御部間で、
   アクセス要求と、当該アクセス要求のメモリアドレスの
   受け渡しを行い、それ以外のアドレスに対するアクセス
   は各々のメモリ制御部が単独で処理することを特徴とす
   るメモリアクセス方式。