JPH02260459A - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPH02260459A JPH02260459A JP8017889A JP8017889A JPH02260459A JP H02260459 A JPH02260459 A JP H02260459A JP 8017889 A JP8017889 A JP 8017889A JP 8017889 A JP8017889 A JP 8017889A JP H02260459 A JPH02260459 A JP H02260459A
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- Japan
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- protection circuit
- input protection
- active layer
- circuit
- input
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は入力保護回路に関し、詳しくは、三次元ＩＣ等
へ応用できる薄膜ＳＯＩ構造の半導体装置における入力
保護回路に関する・〔従来の技術〕 一般に、ＭＯ８型半導体は一定の低電圧下で動作するよ
うに設計されているため、このＭＯ８型半導体を外部回
路に接続する場合は、入力保護回路を設け、サージ電流
等が内部回路に印加されないようにする必要がある。そ
のため、一般のＬＳＩでは第４図に示すような入力保護
回路を設け、Ｔｒ□（トランジスタ１）内のＰＮ接合の
ダイオード特性を用いてサージ電流が内部回路に印加さ
れないようにしている。
へ応用できる薄膜ＳＯＩ構造の半導体装置における入力
保護回路に関する・〔従来の技術〕 一般に、ＭＯ８型半導体は一定の低電圧下で動作するよ
うに設計されているため、このＭＯ８型半導体を外部回
路に接続する場合は、入力保護回路を設け、サージ電流
等が内部回路に印加されないようにする必要がある。そ
のため、一般のＬＳＩでは第４図に示すような入力保護
回路を設け、Ｔｒ□（トランジスタ１）内のＰＮ接合の
ダイオード特性を用いてサージ電流が内部回路に印加さ
れないようにしている。
一方、Ｓ ＯＩ （Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌ
ａｔｏｒ）構造のＭＯＳトランジスタは、その構造上、
ラッチアップフリー、ソフトエラー耐性、低浮遊容量な
ど通常の単結晶シリコンには見られない特長を有してい
る二また、その活性層を充分薄くすることによりＳＯＩ
構造の欠点であった＃ ｋｌｏに＃現象を取り除き、な
おかつ、その基板の不純物濃度を低くすることにより高
い移動度を得ることができるように工夫され°Ｃいる（
電子情報通信学会ＳＤＭ−１，５４）。この入力保護回
路はＳＯＩ構造のものではなく。
ａｔｏｒ）構造のＭＯＳトランジスタは、その構造上、
ラッチアップフリー、ソフトエラー耐性、低浮遊容量な
ど通常の単結晶シリコンには見られない特長を有してい
る二また、その活性層を充分薄くすることによりＳＯＩ
構造の欠点であった＃ ｋｌｏに＃現象を取り除き、な
おかつ、その基板の不純物濃度を低くすることにより高
い移動度を得ることができるように工夫され°Ｃいる（
電子情報通信学会ＳＤＭ−１，５４）。この入力保護回
路はＳＯＩ構造のものではなく。
−船釣な入力保護回路である。そしてこのような薄膜Ｓ
ＯＩ構造の半導体装置における入力保護回路として、例
えば特開昭５８−１２３６４号公報では、入力抵抗とゲ
ーテドダイオード構造のトランジスタを用いた入力保護
回路が提案されている。
ＯＩ構造の半導体装置における入力保護回路として、例
えば特開昭５８−１２３６４号公報では、入力抵抗とゲ
ーテドダイオード構造のトランジスタを用いた入力保護
回路が提案されている。
しかしながら、これら従来の入力保護回路にあっては、
入力保護回路部においても同一のプロセスで形成するた
め、そのトランジスタの基板部分の不純物濃度が低く、
ＰＮ接合が形成されない、従って、通常の単結晶のよう
な方法では入力保護回路を作成することができないのが
実情である。
入力保護回路部においても同一のプロセスで形成するた
め、そのトランジスタの基板部分の不純物濃度が低く、
ＰＮ接合が形成されない、従って、通常の単結晶のよう
な方法では入力保護回路を作成することができないのが
実情である。
（目 的〕
本発明はＳＯＩ構造の素子でも有効な機能を有する入力
保護回路を提供するものである。
保護回路を提供するものである。
〔構
成〕
本発明は薄膜ＳＯＩ ＭＯ８構造の回路における内部
回路への電源供給ライン途中に分枝して設けられる入力
保護回路において、（ａ）入力保護回路のチャネル領域
における活性層にのみＰ型の不純物領域を設けたこと、
あるいは、（ｂ）入力保護回路のＮ−ｃｈトランジスタ
の活性層の膜厚が他の領域の活性層より厚くなっている
こと、を特徴とするものである。
回路への電源供給ライン途中に分枝して設けられる入力
保護回路において、（ａ）入力保護回路のチャネル領域
における活性層にのみＰ型の不純物領域を設けたこと、
あるいは、（ｂ）入力保護回路のＮ−ｃｈトランジスタ
の活性層の膜厚が他の領域の活性層より厚くなっている
こと、を特徴とするものである。
本発明者らは入力保護回路についているいろ研究・検討
を行なったところ、入力保護回路のチャネル領域におけ
る活性層にのみＰ型の不純物領域を設けるか、あるいは
、入力保護回路のＮ−ａｈトランジスタの活性層の膜厚
を他の領域の活性層よりも厚くすることにより、入力保
護回路部でラッチ現象が発生し。
を行なったところ、入力保護回路のチャネル領域におけ
る活性層にのみＰ型の不純物領域を設けるか、あるいは
、入力保護回路のＮ−ａｈトランジスタの活性層の膜厚
を他の領域の活性層よりも厚くすることにより、入力保
護回路部でラッチ現象が発生し。
内部回路へ定格以上の電流が流れないことを見い出した
０本発明はこの知見によりなされたものである。
０本発明はこの知見によりなされたものである。
第２図はＳＯＩ構造のＮ−ｃｈトランジスタの断面構成
を表わしている。図中、１は絶縁基板、２はソース・ド
レイン拡散層、３は基板（活性層）、４はゲート酸化膜
、５は眉間絶縁膜、６はメタル電極である。このような
Ｎ−ｃｈトランジスタにおいて、その基板をフローティ
ング（ｆｌｏａｔｉｎｇ）状態にした時、ドレイン近傍
で発生した“インパクトイオン化現象″による正孔が基
板に蓄積され、第３図に示すようなヒステリシス現象を
発生させる。
を表わしている。図中、１は絶縁基板、２はソース・ド
レイン拡散層、３は基板（活性層）、４はゲート酸化膜
、５は眉間絶縁膜、６はメタル電極である。このような
Ｎ−ｃｈトランジスタにおいて、その基板をフローティ
ング（ｆｌｏａｔｉｎｇ）状態にした時、ドレイン近傍
で発生した“インパクトイオン化現象″による正孔が基
板に蓄積され、第３図に示すようなヒステリシス現象を
発生させる。
このヒステリシス現象はドレイン電圧がある一定電圧を
越えると急激に発生する（゛正帰環による）。第３図に
おける特性カーブは、ドレイン電圧かの＝１５ボルト、
■＝１１ボルト。
越えると急激に発生する（゛正帰環による）。第３図に
おける特性カーブは、ドレイン電圧かの＝１５ボルト、
■＝１１ボルト。
■＝９ボルト、■＝７ボルト、■＝５ボルトの場合であ
る。そのメカニズムについて説明を加えれば次のとおり
である。
る。そのメカニズムについて説明を加えれば次のとおり
である。
（ｉ）ドレイン近傍で発生した“インパクトイオン化電
流′″が基板からソースの向きに流れ、基板のポテンシ
ャルが上昇する。（■）増加した基板のポテンシャルに
よりスレッショルド電圧（Ｖｔｈ）が低下する。（聞）
Ｖｔｈの低下によりさらにドレイン電流が増加する。（
ｔｖ）増加したドレイン電流によりさらに″インパクト
イオン化電流″が増加する。
流′″が基板からソースの向きに流れ、基板のポテンシ
ャルが上昇する。（■）増加した基板のポテンシャルに
よりスレッショルド電圧（Ｖｔｈ）が低下する。（聞）
Ｖｔｈの低下によりさらにドレイン電流が増加する。（
ｔｖ）増加したドレイン電流によりさらに″インパクト
イオン化電流″が増加する。
こうしたメカニズムの解析により、この素子はある一定
以上のドレイン電圧が印加されるとその抵抗値が急激に
減少することがわかる。この素子を用いて入力保護回路
を形成する。
以上のドレイン電圧が印加されるとその抵抗値が急激に
減少することがわかる。この素子を用いて入力保護回路
を形成する。
第１図は本発明に係る入力保護回路の回路図を示してい
る。第１図において、Ｎ−Ｃｈトランジスタのドレイン
電極は入力バットー内部回路ラインに接続され、ソース
電極及びゲート電極はＧＮＤ端子に接続される。また、
抵抗Ｒは入力保護回路に定格以上の電流が流れないよう
に設けられるものである。
る。第１図において、Ｎ−Ｃｈトランジスタのドレイン
電極は入力バットー内部回路ラインに接続され、ソース
電極及びゲート電極はＧＮＤ端子に接続される。また、
抵抗Ｒは入力保護回路に定格以上の電流が流れないよう
に設けられるものである。
前述したように、本発明では、（ａ）入力保護回路のチ
ャネル領域における活性層にのみＰ型の不純物領域を設
けるか、（ｂ）入力保護回路のＮ−ｃｈトランジスタの
活性層の膜厚を他の領域の活性層よりも厚くするもので
ある。
ャネル領域における活性層にのみＰ型の不純物領域を設
けるか、（ｂ）入力保護回路のＮ−ｃｈトランジスタの
活性層の膜厚を他の領域の活性層よりも厚くするもので
ある。
ここで、これら（ａ）及び（ｂ）の手段における典型的
な製法について説明する。
な製法について説明する。
（ａ）の手段
通常のＳＯＩ構造のトランジスタと同様に活性層をＬＰ
ＣＶＤ法により製膜する。この時、前述したようにその
膜厚は８００Å以下とする。次に、ゲート絶縁膜を熱酸
化法あるいはＣＶＤ法で製膜したのち、入力保護回路部
の活性層にのみＢ０イオンを注入する。続いて、ゲート
電極をＣＶＤ法により製膜し、パターニングした後、ソ
ース及びドレイン部をイオン注入法により作成する。
ＣＶＤ法により製膜する。この時、前述したようにその
膜厚は８００Å以下とする。次に、ゲート絶縁膜を熱酸
化法あるいはＣＶＤ法で製膜したのち、入力保護回路部
の活性層にのみＢ０イオンを注入する。続いて、ゲート
電極をＣＶＤ法により製膜し、パターニングした後、ソ
ース及びドレイン部をイオン注入法により作成する。
この方法を用いれば、入力保護回路部以外の素子では前
述した薄層化の効果によりラッチ現象は発生しないが、
入力保護回路部ではチャネルドープしであるためゲート
からの完全層がのびないため、正孔が蓄積されラッチ現
象が発生する。
述した薄層化の効果によりラッチ現象は発生しないが、
入力保護回路部ではチャネルドープしであるためゲート
からの完全層がのびないため、正孔が蓄積されラッチ現
象が発生する。
（ｂ）の手段
前記（ａ）の手段と同様に活性層をＬＰＣＶＤ法により
製膜（ラッチ現象が発生する程度の厚さ：約１５００人
）し、入力保護回路部以外をエツチングして、ラッチ現
象が発生しない程度の厚さ：約８００人）に薄層化する
。その後、ゲート絶縁膜、ゲート電極、ソース及びドレ
イン部を作成する。
製膜（ラッチ現象が発生する程度の厚さ：約１５００人
）し、入力保護回路部以外をエツチングして、ラッチ現
象が発生しない程度の厚さ：約８００人）に薄層化する
。その後、ゲート絶縁膜、ゲート電極、ソース及びドレ
イン部を作成する。
この方法を用いれば、入力保護回路部のみ厚いためそこ
ではラッチ現象が発生する。
ではラッチ現象が発生する。
以下に実施例を示す。
実施例１
この実施例は前記（ａ）の手段による入力保護回路につ
き説明するものである。
き説明するものである。
絶縁基板（石英）上にＬＰＣＶＤ法を用いて活性層を約
１０００入庫に製膜し、島状パターニングする。次に、
熱酸化法を用いてゲート酸化膜を約１０００人に製膜す
る。レジストを用いて入力保護回路部以外をマスクして
、入力保護回路部の活性層にのみＢ ” （２４ＫａＶ
ドーズ量Ｉ。
１０００入庫に製膜し、島状パターニングする。次に、
熱酸化法を用いてゲート酸化膜を約１０００人に製膜す
る。レジストを用いて入力保護回路部以外をマスクして
、入力保護回路部の活性層にのみＢ ” （２４ＫａＶ
ドーズ量Ｉ。
Ｅ−１３）注入し、基板をＰ型化する。ゲート電極をＬ
ＰＣＶＤ法で製膜（３０００人）し、パターニングする
。
ＰＣＶＤ法で製膜（３０００人）し、パターニングする
。
ゲート電極を用いてセルファライン法でソース・ドレイ
ン電極をイオン注入法により作成する。層間絶縁膜をＬ
ＰＣＶＤ法で約１０００人厚に製膜した後、コンタクト
ホールを形成し、ＡＱ電極を製膜（約１μｍ）パターニ
ングしたのち、パッシベーション膜（ＳｉＮ４）を約１
μ鍮厚にＰ−ＣＶＤ法で製膜し、最後に電極パッドを開
ける。
ン電極をイオン注入法により作成する。層間絶縁膜をＬ
ＰＣＶＤ法で約１０００人厚に製膜した後、コンタクト
ホールを形成し、ＡＱ電極を製膜（約１μｍ）パターニ
ングしたのち、パッシベーション膜（ＳｉＮ４）を約１
μ鍮厚にＰ−ＣＶＤ法で製膜し、最後に電極パッドを開
ける。
実施例２
この実施例は前記（ｂ）の手段による入力保護回路につ
き説明するものである。
き説明するものである。
絶縁基体（石英）上にＬＰＣＶＤ法を用いて活性層を約
１０００厚に製膜し、島状にパターニングする９次に、
入力保護回路部のみレジストでマスクしてドライエツチ
ング法により。
１０００厚に製膜し、島状にパターニングする９次に、
入力保護回路部のみレジストでマスクしてドライエツチ
ング法により。
他の活性層を約１０００人までエツチングする。
以降、実施例１と同様に、熱酸化法を用いてゲート酸化
膜を製膜する工程から始まり、電極パッドを開ける工程
までを行なった。
膜を製膜する工程から始まり、電極パッドを開ける工程
までを行なった。
本発明に係る入力保護回路によれば、入力電圧が電源電
圧ＶＱＤより高い場合、入力保護回路のＮ−ｃｈトラン
ジスタのドレインにその電圧が印加されるため“′イン
パクトイオン化現象″が発生し、しきい値電圧（ｌｈ）
が低くなり、そのトランジスタがＯＮ状態になるため、
ＶＤ［１−ＧＮＤ間が低抵抗になり、入力電流はすみや
かにＧＮＤ端子に流出し内部回路には流れ込まない。す
なわち、入力保護回路の作用がもたらされる。
圧ＶＱＤより高い場合、入力保護回路のＮ−ｃｈトラン
ジスタのドレインにその電圧が印加されるため“′イン
パクトイオン化現象″が発生し、しきい値電圧（ｌｈ）
が低くなり、そのトランジスタがＯＮ状態になるため、
ＶＤ［１−ＧＮＤ間が低抵抗になり、入力電流はすみや
かにＧＮＤ端子に流出し内部回路には流れ込まない。す
なわち、入力保護回路の作用がもたらされる。
入力電圧が電源電圧より低い場合、入力保護回路のＮ−
ｃｈｈランジスタのゲート電極は、ＧＮＤに接続されて
いるためＯＦＦ状態になっている。このため、入力電源
はこのトランジスタに流れず、内部回路に流れることに
なる。
ｃｈｈランジスタのゲート電極は、ＧＮＤに接続されて
いるためＯＦＦ状態になっている。このため、入力電源
はこのトランジスタに流れず、内部回路に流れることに
なる。
第１図は本発明に係る入力保護回路の回路図である。
第２図はＳＯＩ素子の断面図である。
第３図は第２図に示したＳ ＯＩ素子のヒステリシス曲
線図である。 第４図は従来の単結晶シリコンの入力保護回路を示す回
路図である。 １・・・絶縁基板 ２・・・ソース（Ｓ）・ドレイン（Ｄ）拡散層３・・・
基板（活性層） ４・・・ゲート酸化膜５・・・層間
絶縁膜 ６・・・メタル電極特許出願人 株式会社
リ コ − 手続補正書 平成元年５月３適 特許庁長官 吉 １）文 毅 殿 １、事件の表示 ３゜ 入力保護回路 補正をする者 事件との関係 特許出願人 東京都大田区中馬込１丁目３番６号 第４図 ６、補正の内容 （１）明細書第３頁第２〜９行「この入力保護回路は・
・・（中略）・・・提案されていた。」を下記字句に訂
正する。 「しかし、これに用いられている人力保護回路はＳＯＩ
構造用のものではなく、通常の（例えば特開昭５８−１
２３６４号）入力抵抗とゲーテドダイオード構造のトラ
ンジスタを用いた入力保護回路であった。」 （２）同第８頁第１４行「石英」を「ガラス」に訂正す
る。 （３） 同第８頁第１９〜２０行ｒ１．Ｅ−１３Ｊを
ｒｌＥ−１３Ｊに訂正する。 同第９頁第１４行「石英」を「ガラス」に訂正する。 図面の第２図を別紙の通り補正する。 添付書類の目録
線図である。 第４図は従来の単結晶シリコンの入力保護回路を示す回
路図である。 １・・・絶縁基板 ２・・・ソース（Ｓ）・ドレイン（Ｄ）拡散層３・・・
基板（活性層） ４・・・ゲート酸化膜５・・・層間
絶縁膜 ６・・・メタル電極特許出願人 株式会社
リ コ − 手続補正書 平成元年５月３適 特許庁長官 吉 １）文 毅 殿 １、事件の表示 ３゜ 入力保護回路 補正をする者 事件との関係 特許出願人 東京都大田区中馬込１丁目３番６号 第４図 ６、補正の内容 （１）明細書第３頁第２〜９行「この入力保護回路は・
・・（中略）・・・提案されていた。」を下記字句に訂
正する。 「しかし、これに用いられている人力保護回路はＳＯＩ
構造用のものではなく、通常の（例えば特開昭５８−１
２３６４号）入力抵抗とゲーテドダイオード構造のトラ
ンジスタを用いた入力保護回路であった。」 （２）同第８頁第１４行「石英」を「ガラス」に訂正す
る。 （３） 同第８頁第１９〜２０行ｒ１．Ｅ−１３Ｊを
ｒｌＥ−１３Ｊに訂正する。 同第９頁第１４行「石英」を「ガラス」に訂正する。 図面の第２図を別紙の通り補正する。 添付書類の目録
Claims (1)
- 【特許請求の範囲】 １、薄膜ＳＯＩＭＯＳ構造の回路における内部回路への
電源供給ラインに分枝して設けられる入力保護回路にお
いて、入力保護回路のチャネル領域における活性層にの
みＰ型の不純物領域を設けたことを特徴とする入力保護
回路。 ２、薄膜ＳＯＩＭＯＳ構造の回路における内部回路への
電源供給ラインに分枝して設けられる入力保護回路にお
いて、入力保護回路のＮチャネルトランジスタの活性層
の膜厚が他の領域の活性層より厚くなっていることを特
徴とする入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8017889A JPH02260459A (ja) | 1989-03-30 | 1989-03-30 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8017889A JPH02260459A (ja) | 1989-03-30 | 1989-03-30 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260459A true JPH02260459A (ja) | 1990-10-23 |
Family
ID=13711101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8017889A Pending JPH02260459A (ja) | 1989-03-30 | 1989-03-30 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260459A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610426A (en) * | 1994-07-21 | 1997-03-11 | Nippondenso Co., Ltd. | Semiconductor integrated circuit device having excellent dual polarity overvoltage protection characteristics |
| US6222710B1 (en) | 1997-09-12 | 2001-04-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6274908B1 (en) | 1997-10-09 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having input-output protection circuit |
| JP2012248582A (ja) * | 2011-05-25 | 2012-12-13 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
-
1989
- 1989-03-30 JP JP8017889A patent/JPH02260459A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610426A (en) * | 1994-07-21 | 1997-03-11 | Nippondenso Co., Ltd. | Semiconductor integrated circuit device having excellent dual polarity overvoltage protection characteristics |
| US6222710B1 (en) | 1997-09-12 | 2001-04-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6274908B1 (en) | 1997-10-09 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having input-output protection circuit |
| JP2012248582A (ja) * | 2011-05-25 | 2012-12-13 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
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