JPH0669507A - パワーｍｏｓｆｅｔ - Google Patents
パワーｍｏｓｆｅｔInfo
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- JPH0669507A JPH0669507A JP13031792A JP13031792A JPH0669507A JP H0669507 A JPH0669507 A JP H0669507A JP 13031792 A JP13031792 A JP 13031792A JP 13031792 A JP13031792 A JP 13031792A JP H0669507 A JPH0669507 A JP H0669507A
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- Japan
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- interlayer insulating
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- gate
- insulating film
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- Withdrawn
Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】Ｎ+ 型シリコン基板１にＮ- 型エピタキシャル
層からなるドレイン２を形成する。つぎに深いＰ型ベー
ス３を形成したのち、ゲート酸化膜６およびゲート電極
７を形成する。つぎにＰ型ベース４およびＮ型ソース５
を形成する。つぎに厚い層間絶縁膜８および薄い層間絶
縁膜８ａを形成する。つぎにアルミニウムからなるソー
ス電極９を形成する。 【効果】ゲート電極上に厚さの異なる層間絶縁膜を形成
したので、ソース電極に段切れを生じることなく、ゲー
ト・ソース間容量Ｃgsを低減することができた。
層からなるドレイン２を形成する。つぎに深いＰ型ベー
ス３を形成したのち、ゲート酸化膜６およびゲート電極
７を形成する。つぎにＰ型ベース４およびＮ型ソース５
を形成する。つぎに厚い層間絶縁膜８および薄い層間絶
縁膜８ａを形成する。つぎにアルミニウムからなるソー
ス電極９を形成する。 【効果】ゲート電極上に厚さの異なる層間絶縁膜を形成
したので、ソース電極に段切れを生じることなく、ゲー
ト・ソース間容量Ｃgsを低減することができた。
Description
【０００１】
【産業上の利用分野】本発明はパワーＭＯＳＦＥＴに関
し、特に入力容量を低減したパワーＭＯＳＦＥＴに関す
るものである。
し、特に入力容量を低減したパワーＭＯＳＦＥＴに関す
るものである。
【０００２】
【従来の技術】従来のパワーＭＯＳＦＥＴについて、図
２（ａ）を参照して説明する。
２（ａ）を参照して説明する。
【０００３】Ｎ+ 型シリコン基板１にＮ- 型エピタキシ
ャル層からなるドレイン２、ゲート酸化膜６、ポリシリ
コンからなるゲート電極７が形成されている。さらにＰ
ＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）からなる層間絶縁膜８およびアルミニウムからなる
ソース電極９が形成されている。
ャル層からなるドレイン２、ゲート酸化膜６、ポリシリ
コンからなるゲート電極７が形成されている。さらにＰ
ＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）からなる層間絶縁膜８およびアルミニウムからなる
ソース電極９が形成されている。
【０００４】電流がドレイン２からソース電極９へ、半
導体基板１の縦方向に流れるので、縦型ＭＯＳＦＥＴと
も呼ばれている。
導体基板１の縦方向に流れるので、縦型ＭＯＳＦＥＴと
も呼ばれている。
【０００５】高速動作を可能にするため、パワーＭＯＳ
ＦＥＴの入力容量Ｃiss を小さくすることが要請されて
いる。
ＦＥＴの入力容量Ｃiss を小さくすることが要請されて
いる。
【０００６】入力容量Ｃiss はゲート・ソース間Ｃgs容
量と、ゲート・ドレイン間容量Ｃgd（ミラー容量Ｃmi）
との和である。
量と、ゲート・ドレイン間容量Ｃgd（ミラー容量Ｃmi）
との和である。
【０００７】入力容量を低減するには、図２（ｂ）に示
すようにゲート電極７を部分的に取り除いてＣgsおよび
Ｃgdを小さくする方法がある。
すようにゲート電極７を部分的に取り除いてＣgsおよび
Ｃgdを小さくする方法がある。
【０００８】また、図２（ｃ）に示すようにドレイン２
表面のベース４にはさまれた領域にドレイン２と逆導電
型のＰ型拡散層１０を形成して、さらにＣgdを小さくす
ることできる。
表面のベース４にはさまれた領域にドレイン２と逆導電
型のＰ型拡散層１０を形成して、さらにＣgdを小さくす
ることできる。
【０００９】
【発明が解決しようとする課題】パワーＭＯＳＦＥＴの
入力容量Ｃiss において、ゲート・ソース間容量Ｃgsの
占める比率が大きい。このＣgsは図２（ａ），（ｂ），
（ｃ）に示すゲート電極７の面積と、ソース電極９との
間隔によって決まる。
入力容量Ｃiss において、ゲート・ソース間容量Ｃgsの
占める比率が大きい。このＣgsは図２（ａ），（ｂ），
（ｃ）に示すゲート電極７の面積と、ソース電極９との
間隔によって決まる。
【００１０】したがって入力容量Ｃiss を低減するため
には、ゲート電極７の面積を縮小して、層間絶縁膜８を
厚くする必要がある。
には、ゲート電極７の面積を縮小して、層間絶縁膜８を
厚くする必要がある。
【００１１】しかしゲート電極７を縮小するには微細加
工技術上の制約があり、層間絶縁膜８を厚くすると段差
が大きくなって、ソース電極９の段切れが発生し易くな
るという問題がある。
工技術上の制約があり、層間絶縁膜８を厚くすると段差
が大きくなって、ソース電極９の段切れが発生し易くな
るという問題がある。
【００１２】
【課題を解決するための手段】本発明のパワーＭＯＳＦ
ＥＴは、半導体基板の表面にソース拡散層および網目状
ゲート電極が形成され、前記半導体基板の裏面にドレイ
ン電極が形成されたパワーＭＯＳＦＥＴにおいて、前記
ゲート電極と前記ソース電極との間に局部的に厚さが異
なる層間絶縁膜が形成されているものである。
ＥＴは、半導体基板の表面にソース拡散層および網目状
ゲート電極が形成され、前記半導体基板の裏面にドレイ
ン電極が形成されたパワーＭＯＳＦＥＴにおいて、前記
ゲート電極と前記ソース電極との間に局部的に厚さが異
なる層間絶縁膜が形成されているものである。
【００１３】
【実施例】本発明の一実施例について、図１を参照して
工程順に説明する。
工程順に説明する。
【００１４】はじめにアンチモンを２×１０18ｃｍ-3の
濃度までドープしたＮ+ 型シリコン基板１に、燐を２×
１０14ｃｍ-3の濃度にドープした抵抗率２５ΩｃｍのＮ
- 型エピタキシャル層を厚さ６５μｍ成長させる。この
Ｎ- 型エピタキシャル層がドレイン２となる。
濃度までドープしたＮ+ 型シリコン基板１に、燐を２×
１０14ｃｍ-3の濃度にドープした抵抗率２５ΩｃｍのＮ
- 型エピタキシャル層を厚さ６５μｍ成長させる。この
Ｎ- 型エピタキシャル層がドレイン２となる。
【００１５】つぎに厚さ６００ｎｍの酸化シリコン膜
（図示せず）を形成したのち、レジスト（図示せず）を
マスクとして酸化シリコン膜を選択エッチングしてから
レジストを除去する。つぎに残った酸化シリコン膜をマ
スクとして燐をイオン注入したのち熱拡散して、深いＰ
型ベース３を形成してから酸化シリコン膜を除去する。
（図示せず）を形成したのち、レジスト（図示せず）を
マスクとして酸化シリコン膜を選択エッチングしてから
レジストを除去する。つぎに残った酸化シリコン膜をマ
スクとして燐をイオン注入したのち熱拡散して、深いＰ
型ベース３を形成してから酸化シリコン膜を除去する。
【００１６】つぎに再び厚さ１２０ｎｍの酸化シリコン
膜を形成したのち、ＬＰＣＶＤにより厚さ６００ｎｍの
ポリシリコンを堆積する。つぎにこのポリシリコンに燐
を拡散して層抵抗を１１Ω／□にしたのち、レジスト
（図示せず）をマスクとしてポリシリコンおよび酸化シ
リコン膜を選択エッチングすることにより、ゲート電極
７およびゲート酸化膜６を形成してからレジストを除去
する。
膜を形成したのち、ＬＰＣＶＤにより厚さ６００ｎｍの
ポリシリコンを堆積する。つぎにこのポリシリコンに燐
を拡散して層抵抗を１１Ω／□にしたのち、レジスト
（図示せず）をマスクとしてポリシリコンおよび酸化シ
リコン膜を選択エッチングすることにより、ゲート電極
７およびゲート酸化膜６を形成してからレジストを除去
する。
【００１７】つぎにゲート電極７をマスクとしてイオン
注入してＰ型ベース４を形成したのち、レジスト（図示
せず）をマスクとしてイオン注入することにより、Ｎ型
ソース５を形成してからレジストを除去する。
注入してＰ型ベース４を形成したのち、レジスト（図示
せず）をマスクとしてイオン注入することにより、Ｎ型
ソース５を形成してからレジストを除去する。
【００１８】つぎにＣＶＤにより厚さ２μｍの厚い層間
絶縁膜８を成長したのち、レジスト（図示せず）をマス
クとして１μｍだけエッチングして、薄い層間絶縁膜８
ａを形成する。再びレジスト（図示せず）をマスクとし
てエッチングすることにより、コンタクトホールを開口
する。
絶縁膜８を成長したのち、レジスト（図示せず）をマス
クとして１μｍだけエッチングして、薄い層間絶縁膜８
ａを形成する。再びレジスト（図示せず）をマスクとし
てエッチングすることにより、コンタクトホールを開口
する。
【００１９】つぎにスパッタ法により厚さ３．５μｍの
アルミニウムを形成して、ソース電極９を形成する。
アルミニウムを形成して、ソース電極９を形成する。
【００２０】ここで厚い層間絶縁膜８はゲート電極７の
寸法の５０〜８０％の大きさとし、薄い層間絶縁膜８ａ
の１．５〜３倍の厚さにすると、ソース電極９に段切れ
を生じることなく、ゲート・ソース間容量Ｃgsを低減す
ることができる。
寸法の５０〜８０％の大きさとし、薄い層間絶縁膜８ａ
の１．５〜３倍の厚さにすると、ソース電極９に段切れ
を生じることなく、ゲート・ソース間容量Ｃgsを低減す
ることができる。
【００２１】本実施例ではＮチャネル型について説明し
たが、Ｐチャネル型に適用しても同様の効果を得ること
ができる。
たが、Ｐチャネル型に適用しても同様の効果を得ること
ができる。
【００２２】
【発明の効果】ゲート電極上の層間絶縁膜を厚くしたに
もかかわらず、２段にして段差を緩和したので、ソース
電極に段切れを生じることなく、ゲート・ソース間容量
を低減することができた。
もかかわらず、２段にして段差を緩和したので、ソース
電極に段切れを生じることなく、ゲート・ソース間容量
を低減することができた。
【００２３】厚い層間絶縁膜の寸法をゲート電極の５０
％にして、その厚さを薄い層間絶縁膜の１．５倍にする
ことにより、ゲート・ソース間容量を約２０％低減する
ことができた。
％にして、その厚さを薄い層間絶縁膜の１．５倍にする
ことにより、ゲート・ソース間容量を約２０％低減する
ことができた。
【図１】本発明の一実施例を示す断面図である。
【図２】従来のパワーＭＯＳＦＥＴを工程順に示す断面
図である。
図である。
１ Ｎ+ 型シリコン基板 ２ Ｎ- 型ドレイン（エピタキシャル層） ３ 深いＰ型ベース ４ Ｐ型ベース ５ Ｎ型ソース ６ ゲート酸化膜 ７ ゲート電極 ８ 厚い層間絶縁膜 ８ａ 薄い層間絶縁膜 ９ ソース電極 １０ Ｐ型拡散層
Claims (1)
- 【請求項１】 半導体基板の表面にソース拡散層および
網目状ゲート電極が形成され、前記半導体基板の裏面に
ドレイン電極が形成されたパワーＭＯＳＦＥＴにおい
て、前記ゲート電極と前記ソース電極との間に局部的に
厚さが異なる層間絶縁膜が形成されていることを特徴と
するパワーＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13031792A JPH0669507A (ja) | 1992-05-22 | 1992-05-22 | パワーｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13031792A JPH0669507A (ja) | 1992-05-22 | 1992-05-22 | パワーｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669507A true JPH0669507A (ja) | 1994-03-11 |
Family
ID=15031442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13031792A Withdrawn JPH0669507A (ja) | 1992-05-22 | 1992-05-22 | パワーｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669507A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010073991A1 (ja) * | 2008-12-23 | 2010-07-01 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| CN102479817A (zh) * | 2010-11-30 | 2012-05-30 | 比亚迪股份有限公司 | 一种垂直双扩散金属氧化物半导体场效应管结构 |
| US9842912B2 (en) | 2015-08-19 | 2017-12-12 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
-
1992
- 1992-05-22 JP JP13031792A patent/JPH0669507A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010073991A1 (ja) * | 2008-12-23 | 2010-07-01 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| CN102479817A (zh) * | 2010-11-30 | 2012-05-30 | 比亚迪股份有限公司 | 一种垂直双扩散金属氧化物半导体场效应管结构 |
| US9842912B2 (en) | 2015-08-19 | 2017-12-12 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |