JPH02260461A - Thin-film memory element - Google Patents
Thin-film memory elementInfo
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- JPH02260461A JPH02260461A JP1078388A JP7838889A JPH02260461A JP H02260461 A JPH02260461 A JP H02260461A JP 1078388 A JP1078388 A JP 1078388A JP 7838889 A JP7838889 A JP 7838889A JP H02260461 A JPH02260461 A JP H02260461A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的に書込み/読出し/消去可能な薄膜メモ
リ素手に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an electrically writable/readable/erasable thin film memory.
最近、電気的に書込み/読出し/消去可能なメモリ素子
として、薄膜トランジスタを利用した薄膜メモリ素子が
開発されている。Recently, thin film memory devices using thin film transistors have been developed as electrically writable/readable/erasable memory devices.
第7図は上記従来の薄膜メモリ素子を示したもので、こ
こでは逆スタガー型の薄膜トランジスタを利用したもの
を示している。この薄膜メモリ素子は、ガラス等からな
る絶縁基板1上にメモリ効果をもつ逆スタガー型薄膜ト
ランジスタを形成したもので、この逆スタガー型薄膜ト
ランジスタは、上記基板1上に形成されたゲート電極G
と、このゲート電極Gの上に基板1のほぼ全面にわたっ
て形成されたゲート絶縁膜2と、このゲート絶縁膜2の
上に前記ゲート電極Gと対向させて形成された1型アモ
ルファス・シリコン(i−a−81)からなるi型半導
体層3と、このi型半導体装置の上に、n型不純物をド
ープしたアモルファス・シリコン(n”−a−8i)か
らなるn型半導体層4を介して形成されたソース電極S
およびドレイン電極りとからなっている。なお、上記ゲ
ート電極Gとソース、ドレイン電極S、Dはそれぞれ図
示しない配線につながっている。そして、上記ゲー・ト
絶縁M2は、上記薄膜トランジスタにメモリ効果をもた
せるために、電荷蓄積機能をもつ絶縁膜とされており、
このゲート絶縁IN!2は、例えばシリコン原子S1と
窒素原子Nとの組成比Sj/Nを化学量論比(S1/N
−0,75)より大きく (Sl/N−0,85〜1
.1)l、た窒化シリコン(SI N>からなっている
。FIG. 7 shows the conventional thin film memory element described above, in which an inverted staggered thin film transistor is used. This thin film memory element has an inverted staggered thin film transistor having a memory effect formed on an insulating substrate 1 made of glass or the like.This inverted staggered thin film transistor has a gate electrode G formed on the substrate 1.
A gate insulating film 2 is formed on this gate electrode G over almost the entire surface of the substrate 1, and type 1 amorphous silicon (i) is formed on this gate insulating film 2 to face the gate electrode G. -a-81) and an n-type semiconductor layer 4 made of amorphous silicon (n”-a-8i) doped with n-type impurities on top of this i-type semiconductor device. Formed source electrode S
and a drain electrode. Note that the gate electrode G and the source and drain electrodes S and D are each connected to wiring not shown. The gate insulator M2 is an insulating film having a charge storage function in order to provide a memory effect to the thin film transistor.
This gate insulation IN! 2, for example, the composition ratio Sj/N of silicon atoms S1 and nitrogen atoms N is determined by the stoichiometric ratio (S1/N
-0,75) greater than (Sl/N-0,85~1
.. 1) It is made of silicon nitride (SIN).
この薄膜メモリ素子は、そのゲート電圧V(1−ドレイ
ン電流(ソース−ドレイン間に流れる電流)1、特性に
ヒステリシス性があり、電気的に書込み/読出し/消去
可能なメモリ効果をもっている。This thin film memory element has a gate voltage V (1 - drain current (current flowing between source and drain) 1), has hysteresis characteristics, and has a memory effect that can be electrically written/read/erased.
第9図は、上記薄膜メモリ素子のV。−1,特性を第8
図に示すような測定回路によって測定した結果を示した
もので、上記薄膜メモリ素子のvG−iD特性は、第9
図のようなヒステリシス性をもっている。FIG. 9 shows the V of the thin film memory element. -1, characteristics as 8th
This shows the results measured by the measurement circuit shown in the figure, and the vG-iD characteristics of the thin film memory element are the 9th.
It has hysteresis as shown in the figure.
そして、上記薄膜メモリ素子に1nAのドレイン電流i
oが流れるときの電圧ΔVth(以下閾値電圧という)
を測定すると、第10図(a)のようにゲート電極Gに
一30Vの電圧を印加した場合は閾値電圧(ΔV th
−n)が−15Vになり、薄膜メモリ素子は、ゲート電
圧■。をOVにしたときでもドレイン電流!Dが流れる
という、第9図における特性曲線aのようなデブレ・シ
リコン・タイプのトランジスタ特性を示し、第10図(
b)のようにゲート電極Gに+30Vの電圧を印加した
場合は閾値電圧(ΔVtl+−9)が+12Vになり、
薄膜メモリ素子は、ゲート電圧V。をOVより高くしな
いとドレイン電流IDが流れないという、第9図におけ
る特性曲線すのようなエンハンスメント・タイプのトラ
ンジスタ特性を示す。Then, a drain current i of 1 nA is applied to the thin film memory element.
Voltage ΔVth when o flows (hereinafter referred to as threshold voltage)
When we measure the threshold voltage (ΔV th
-n) becomes -15V, and the thin film memory element has a gate voltage ■. Drain current even when set to OV! Figure 10 shows the characteristics of a Debre silicon type transistor, such as characteristic curve a in Figure 9, where D flows, and Figure 10 (
When a voltage of +30V is applied to the gate electrode G as in b), the threshold voltage (ΔVtl+-9) becomes +12V,
A thin film memory element has a gate voltage of V. The characteristic curve of FIG. 9 shows an enhancement type transistor characteristic in which the drain current ID does not flow unless OV is made higher than OV.
1、たがって、上記薄膜メモリ素子を使用するには、そ
のゲート電極Gに印加する電圧を制御すればよく、第1
0図<a)のようにゲート電極Gに一30v、ドレイン
電極に+IOVの電圧を印加し、ソース電極Sを接地す
ると、薄膜メモリ素子がデプレツション・タイプのトラ
ンジスタ特性を示して消去状態となり、第10図(b)
のようにゲート電極Gに+30v1 ドレイン電極に+
10Vの電圧を印加し、ソース電極Sを接地すると、薄
膜メモリ素子がエンハンスメント番タイプのトランジス
タ特性を示して書込み状態となる。1. Therefore, in order to use the above thin film memory element, it is only necessary to control the voltage applied to its gate electrode G.
When a voltage of -30V is applied to the gate electrode G and +IOV to the drain electrode and the source electrode S is grounded as shown in Fig. Figure 10(b)
+30v1 to the gate electrode G and +30v1 to the drain electrode as shown in
When a voltage of 10 V is applied and the source electrode S is grounded, the thin film memory element exhibits enhancement number type transistor characteristics and enters a write state.
また読出しは、第10図(C)のようにドレイン電極に
+10vの電圧を印加し、ソース電極Sを接地して、ゲ
ート電極Gに、選択電圧がOV、非選択電圧が一20V
のパルス電圧を印加することで行なうことができる。For reading, as shown in FIG. 10(C), a voltage of +10V is applied to the drain electrode, the source electrode S is grounded, and the selection voltage is OV and the non-selection voltage is -20V to the gate electrode G.
This can be done by applying a pulse voltage of .
しかしながら、上記従来の薄膜メモリ素子は、書込み/
消去時も読出し時も同じゲート電極Gに電圧を印加する
ものであるため、読出しを繰返すのにともなって閾値電
圧ΔV th−n、Δv th−pが第11図に示すよ
うに変化し、そのために読出し回数が数千回を越えると
、安定した読出しができなくなってしまうという問題を
もっていた。しかも、上記従来の薄膜メモリ素子では、
ゲート電極Gとi型半導体層3との間に電荷蓄積機構を
もつゲート絶縁膜2が介在しているだけであり、この電
荷蓄積機構をもつゲート絶縁膜2は耐圧性が低いから、
ゲート電極Gとソース、ドレイン電極S、 D間に短
絡が発生してメモリ素子が絶縁破壊してしまうという問
題ももっていた。However, the above-mentioned conventional thin film memory element cannot write/write.
Since a voltage is applied to the same gate electrode G during erasing and reading, the threshold voltages ΔV th-n and Δv th-p change as shown in FIG. 11 as reading is repeated. However, when the number of readings exceeds several thousand times, stable reading becomes impossible. Moreover, in the conventional thin film memory element described above,
Only the gate insulating film 2 having a charge storage mechanism is interposed between the gate electrode G and the i-type semiconductor layer 3, and the gate insulating film 2 having a charge storage mechanism has low voltage resistance.
Another problem is that a short circuit occurs between the gate electrode G and the source and drain electrodes S and D, resulting in dielectric breakdown of the memory element.
本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、読出1、を繰返して
も閾値電圧が変化せず、半永久的に安定した読出しを行
なうことができるとともに、耐絶縁破壊性にも優れた薄
膜メモリ素子を提供することにある。The present invention has been made in view of the above-mentioned circumstances, and its purpose is to make it possible to perform semi-permanently stable reading without changing the threshold voltage even if reading 1 is repeated. Another object of the present invention is to provide a thin film memory element having excellent dielectric breakdown resistance.
〔課題を解決するための手段〕
本発明の薄膜メモリ素子は、上記目的を達成するために
、半導体層およびこの半導体層に接続されたソース、ド
レイン電極と、前記半導体層の一面に第1のゲート絶縁
膜を介して対向する第】のゲート電極と、前記半導体層
の他面に第2のゲート絶縁膜を介して対向する第2のゲ
ート電極とを備え、かつ前記第1のゲート絶縁膜は前記
第1のゲート電極側に誘電体膜を形成し前記半導体層側
に電荷蓄積機能をもつ絶縁膜を形成した二層膜とし、前
記第2のゲート絶縁膜は電荷蓄積機能のない絶縁膜とす
るとともに、前記第1のゲート電極を書込み/消去用電
極とし、前記第2のゲート電極を読出し用電極としたも
のである。[Means for Solving the Problems] In order to achieve the above object, the thin film memory element of the present invention includes a semiconductor layer, a source electrode and a drain electrode connected to the semiconductor layer, and a first electrode on one surface of the semiconductor layer. a second gate electrode opposite to each other with a gate insulating film interposed therebetween; and a second gate electrode opposite to the other surface of the semiconductor layer with a second gate insulating film interposed therebetween, and the first gate insulating film is a two-layer film in which a dielectric film is formed on the first gate electrode side and an insulating film with a charge storage function is formed on the semiconductor layer side, and the second gate insulating film is an insulating film without a charge storage function. In addition, the first gate electrode is used as a write/erase electrode, and the second gate electrode is used as a read electrode.
すなわち、本発明の薄膜メモリ素子は、基本的には、第
1のゲート電極と電荷蓄積機能をもつ第1のゲート絶縁
膜と半導体層とソース、ドレイン電極とからなるメモリ
効果をもった薄膜トランジスタに、電荷蓄積機能のない
第2のゲート絶縁膜を介して前記半導体層と対向する第
2のゲート電極を設けて、書込みおよび消去は薄膜トラ
ンジスタ本来の第1のゲート電極を使用して行ない、読
出しは電荷蓄積機能のないゲート絶縁膜を介して前記半
導体層と対向する第2のゲート電極を使用して行なうよ
うにしたものであり、このように上記第2のゲート電極
を使用して読出しを行なえば、読出しを繰返しても閾値
電圧が変化することはないから、半永久的に安定した読
出しを行なうことができる。また、本発明の薄膜メモリ
素子では、電荷蓄積機能をもつ第1のゲート絶縁膜を、
第1のゲート電極側に誘電体膜を形成し半導体層側に電
荷蓄積機能をもつ絶縁膜を形成した二層膜としているか
ら、この第1のゲート絶縁膜の耐圧性を上記誘電体膜に
よって確保することができ、したがってこの薄膜メモリ
素子は耐絶縁破壊性にも優れている。That is, the thin film memory element of the present invention is basically a thin film transistor having a memory effect, which is composed of a first gate electrode, a first gate insulating film having a charge storage function, a semiconductor layer, and source and drain electrodes. A second gate electrode is provided facing the semiconductor layer through a second gate insulating film having no charge storage function, and writing and erasing are performed using the original first gate electrode of the thin film transistor, and reading is performed using the first gate electrode of the thin film transistor. This is performed using a second gate electrode that faces the semiconductor layer through a gate insulating film that does not have a charge storage function, and in this way, reading can be performed using the second gate electrode. For example, since the threshold voltage does not change even if reading is repeated, stable reading can be performed semi-permanently. Further, in the thin film memory element of the present invention, the first gate insulating film having a charge storage function is
Since it is a two-layer film in which a dielectric film is formed on the first gate electrode side and an insulating film with a charge storage function is formed on the semiconductor layer side, the voltage resistance of the first gate insulating film is determined by the dielectric film. Therefore, this thin film memory element also has excellent dielectric breakdown resistance.
以下、本発明の一実施例を図面を参照して説明する。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第1図および第2図は本実施例の薄膜メモリ素子の断面
図および平面図である。この薄膜メモリ素子の構造を説
明すると、第1図および第2図において、11はガラス
等からなる絶縁基板、G1はこの絶縁基板11上に形成
された第1のゲート電極、12は前記第1のゲート電極
Glの上に基板11のほぼ全面にわたって形成された第
1のグー1絶縁膜である。この第1のゲート絶縁1!1
2は、前記第1のゲート電極G1の上に酸化タンタル(
TaOx)からなる誘電体膜12aを形成し、その上に
窒化シリコン(SjN)からなる絶縁膜(以下SjN膜
という)12bを形成した二層膜とされており、下層の
誘電体膜12aは3000 人の膜厚に形成されている
。また、上層のSIN膜12bは、シリコン原子S1と
窒素原子Nとの組成比Si/Nを化学量論比(SS/N
−0,75)と同じかあるいはそれに近くした膜質のも
のとされており、このSIN膜12bは、これに電荷蓄
積機能をもたせるために、極薄い膜厚(この実施例では
500人)に形成されている。すなわち、S1/Nの値
が化学量論比と同程度の膜質のSjN膜も、その膜厚を
薄くすれば電荷蓄積機能をもつ。また、13は上記第1
のゲート絶縁膜12の上に前記第1のゲート電極G1と
対向させて形成された1−a−5lからなるi型半導体
層、SおよびDはこのn型半導体層13の上にn”−a
−8lからなるn型半導体層14を介して形成されたソ
ース電極およびドレイン電極であり、前記第19ゲート
電極Glと、上層のSiN膜12bに電荷蓄積機能をも
たせたゲート絶縁膜12と、n型半導体層13と、n型
半導体層14およびソース、ドレイン電極S、Dとによ
って、メモリ効果をもつ逆スタガー薄膜トランジスタが
構成されている。1 and 2 are a sectional view and a plan view of the thin film memory element of this example. To explain the structure of this thin film memory element, in FIGS. 1 and 2, 11 is an insulating substrate made of glass or the like, G1 is a first gate electrode formed on this insulating substrate 11, and 12 is the first A first Goo 1 insulating film is formed over almost the entire surface of the substrate 11 on the gate electrode Gl. This first gate insulation 1!1
2, tantalum oxide (
It is a two-layer film in which a dielectric film 12a made of (TaOx) is formed, and an insulating film (hereinafter referred to as SjN film) 12b made of silicon nitride (SjN) is formed on top of the dielectric film 12a. It is formed to the thickness of a human. In addition, the upper layer SIN film 12b has a composition ratio Si/N of silicon atoms S1 and nitrogen atoms N that is set to a stoichiometric ratio (SS/N
-0,75), and this SIN film 12b is formed to an extremely thin film thickness (500 layers in this example) in order to provide it with a charge storage function. has been done. That is, even an SjN film having a film quality in which the value of S1/N is comparable to the stoichiometric ratio has a charge storage function if the film thickness is made thin. In addition, 13 is the first
An i-type semiconductor layer S and D formed on the gate insulating film 12 of 1-a-5l, facing the first gate electrode G1, are formed on the n-type semiconductor layer 13. a
The source electrode and the drain electrode are formed through an n-type semiconductor layer 14 made of -8L, and the 19th gate electrode Gl and the gate insulating film 12 in which the upper layer SiN film 12b has a charge storage function, The type semiconductor layer 13, the n-type semiconductor layer 14, and the source and drain electrodes S and D constitute an inverted staggered thin film transistor having a memory effect.
また、上記i型半導体層13およびこれにn型半導体層
14を介して接続されたソース、ドレイン電極S、Dの
上には、基板11のほぼ全面にわたって第2の絶縁JI
115が形成されており、この第2の絶縁膜15の上に
は、前記i型半導体層13と対向する第2のゲート電極
G2が形成されている。上記第2のゲート絶縁膜15は
、シリコン原子Siと窒素原子Nとの組成比を化学量論
比(Si/N−0,75)と同程度にした窒化シリコン
(SI N)からなっており、この第2のゲート絶縁膜
15は、その膜厚をaoooÅ以上とすることによって
、電荷蓄積機能のない絶縁膜とされている。なお、上記
第1のゲート電極G【とソース。Further, on the i-type semiconductor layer 13 and the source and drain electrodes S and D connected thereto via the n-type semiconductor layer 14, a second insulating JI is provided over almost the entire surface of the substrate 11.
115 is formed, and on this second insulating film 15, a second gate electrode G2 facing the i-type semiconductor layer 13 is formed. The second gate insulating film 15 is made of silicon nitride (SI N) in which the composition ratio of silicon atoms (Si) and nitrogen atoms (N) is approximately the same as the stoichiometric ratio (Si/N-0.75). The second gate insulating film 15 is made to have a thickness of aooo Å or more, so that it is an insulating film without a charge storage function. Note that the first gate electrode G and the source.
ドレイン電極S、Dおよび第2のゲート電極G2は、そ
れぞれ図示しない配線につながっている。The drain electrodes S, D and the second gate electrode G2 are each connected to wiring not shown.
また、16は保護絶縁膜である。Further, 16 is a protective insulating film.
そして、前記第1と第2のゲート電極Gl。and the first and second gate electrodes Gl.
G2のうち、電荷蓄積機能をもつ第1のゲート絶縁膜1
2を介してi型半導体層13と対向する第1のゲート電
極G1は書込み/消去用電極とされ2電荷蓄積機能のな
い第2のゲート絶縁1!15を介して前記i型半導体層
13と対向する第2のゲト電極G2は読出し用電極とさ
れている。Among G2, the first gate insulating film 1 having a charge storage function
The first gate electrode G1, which faces the i-type semiconductor layer 13 through the insulator 2, is used as a write/erase electrode, and is connected to the i-type semiconductor layer 13 through the second gate insulator 1, which has no charge storage function. The opposing second gate electrode G2 is used as a readout electrode.
すなわち、この薄膜メモリ素子は、第1のゲート電極G
lと、電荷蓄積機能をもつ第1のゲート絶縁膜12と、
i型半導体層13と、n型半導体層14と、ソース、ド
レイン電極S、Dとからなるメモリ効果をもった薄膜ト
ランジスタに、電荷蓄積機能のない第2のゲート絶縁1
i115を介して前記i型半導体層13と対向する第2
のゲート電極G2を設けることにより、書込みおよび消
去は、電荷蓄積機能をもつ第1のゲート絶縁膜12を介
【2てi型半導体層13と対向する薄膜トランジスタ本
来の第1のゲート電極Glを使用1.、て行ない、読出
しは、電荷蓄積機能のない第2のゲート絶縁l115を
介して前記i型半導体層13と対向する第2のゲート電
極G2を使用して行なうようにしたものである。That is, in this thin film memory element, the first gate electrode G
l, a first gate insulating film 12 having a charge storage function,
A thin film transistor with a memory effect consisting of an i-type semiconductor layer 13, an n-type semiconductor layer 14, and source and drain electrodes S and D is provided with a second gate insulator 1 without a charge storage function.
A second layer facing the i-type semiconductor layer 13 via i115.
By providing the gate electrode G2, writing and erasing can be performed via the first gate insulating film 12 having a charge storage function. 1. , and reading is performed using the second gate electrode G2 facing the i-type semiconductor layer 13 via the second gate insulator 115 having no charge storage function.
第3図は上記薄膜メモリ素子の製造工程を示し。FIG. 3 shows the manufacturing process of the thin film memory element.
たちので、この薄膜メモリ素子は次のようにし、τ製造
される。Therefore, this thin film memory element is manufactured as follows.
まず第3図(a)に示すように、絶縁基板1〕の上に第
1のゲート電極G1を1000人の厚さに形成する。こ
の第1のゲート電極Glは、基板11上にクロム(C「
)等の金属を真空蒸着法またはスパッタリング法により
膜付けし、この金属膜をフォト・リソグラフィ法により
バターニングする方法で形成する。First, as shown in FIG. 3(a), a first gate electrode G1 is formed on an insulating substrate 1 to a thickness of 1000 mm. This first gate electrode Gl is formed on the substrate 11 using chromium (C').
) is deposited as a film by vacuum evaporation or sputtering, and this metal film is patterned by photolithography.
次に、第3図(b)に示すように、上記第1のゲート電
極Glを形成した基板11上に、第1のゲート絶縁膜1
2となる誘電体Ml 2aおよびS18M12bと、i
型半導体層13と、n型半導体層14と、ソース、ドレ
イン電極S、Dとなる金属膜17を順次積層する。Next, as shown in FIG. 3(b), a first gate insulating film 1 is formed on the substrate 11 on which the first gate electrode Gl is formed.
2, dielectric Ml 2a and S18M12b, i
A type semiconductor layer 13, an n-type semiconductor layer 14, and a metal film 17 that will become source and drain electrodes S and D are sequentially laminated.
この場合、第1のゲート絶縁l112の下層膜である誘
電体膜12aは、タンタル(Ta )をターゲツト材と
するスパッタ装置により、スノク・ツタリングガスに酸
素(02)を25%含むアルゴン(Ag)を雰囲気ガス
として反応性スバ・ツタを行ない、酸化タンタル(Ta
Ox例えばTa203)を3000人の厚さに堆積さ
せて形成する。また、第1のゲート絶縁膜12の上層膜
であるSiN膜12 b let、ブラズvCVD法ニ
ヨリ、5IH4゜NH3,N2を用い、かつこの各ガス
の流量を基板11上に堆積するSINの組成比がSl/
N’−0,75になるように制御して、500人の厚さ
に堆積させる。また、i型半導体層13と口型半導体層
14は、上記5INI112bの形成に続けてプラズマ
CVD法により形成する。なお、i型半導体層13は、
S I H4r H2を用いて1500人の厚さに堆積
させ、n型半導体層14は、5IH4゜H2,PH3を
用いて250人の厚さに堆積させる。In this case, the dielectric film 12a, which is the lower layer film of the first gate insulator 112, is sputtered using a sputtering device using tantalum (Ta) as a target material. ) was used as an atmospheric gas to perform reactive soot treatment, and tantalum oxide (Ta
Ox (eg, Ta203) is deposited to a thickness of 3000 nm. In addition, the composition ratio of the SIN deposited on the substrate 11 is determined by using the SiN film 12 b let, which is the upper layer film of the first gate insulating film 12, using the Blaze vCVD method, 5IH4°NH3, N2, and adjusting the flow rate of each gas. is Sl/
The thickness was controlled to be N'-0.75 and deposited to a thickness of 500 mm. Further, the i-type semiconductor layer 13 and the mouth-type semiconductor layer 14 are formed by a plasma CVD method following the formation of the 5INI 112b. Note that the i-type semiconductor layer 13 is
The n-type semiconductor layer 14 is deposited to a thickness of 250 nm using 5IH4°H2, PH3.
また、ソース、ドレイン電極S、Dとなる金[J17は
、クロム(Cr )等の金属を真空蒸着法またはスパッ
タリング法により1000人の厚さに堆積させる。Further, gold (J17), which becomes the source and drain electrodes S and D, is deposited with a metal such as chromium (Cr) to a thickness of 1000 nm by vacuum evaporation or sputtering.
次に、上記金属[17をフォト・リソグラフィ法により
バターニングして第3図(C)に示すようにソース電極
Sとドレイン電極りを形成するとともに、同時に上記金
属膜17の下のn型半導体層14をソース、ドレイン電
極りと同じ形状にバターニングする。なお、上記金@c
III(Cr @)17のバターニングは、CCJ5.
02をエツチングガスとするりアクティブ・イオンやエ
ツチングによって行ない、口型半導体層(n”7a=S
I層)14のバターニングは、CF4.02をエツチン
グガスとするりアクティブ・イオン・、f。Next, the metal film 17 is patterned by photolithography to form a source electrode S and a drain electrode as shown in FIG. The layer 14 is patterned into the same shape as the source and drain electrodes. In addition, the above money @c
III(Cr@)17 buttering is CCJ5.
02 as an etching gas or by active ions or etching to form a mouth-shaped semiconductor layer (n''7a=S
The patterning of layer I) 14 was performed using active ion etching using CF4.02 as an etching gas.
ッチングによって行なう。This is done by etching.
次に、第3図(d)に示すように、i型半導体層14を
フォトΦリソグラフィ法により素子形状にバターニング
する。このi型半導体層(i −a−Si層)14のバ
ターニングは、CC,l?、。Next, as shown in FIG. 3(d), the i-type semiconductor layer 14 is patterned into an element shape by photolithography. The patterning of this i-type semiconductor layer (i-a-Si layer) 14 is CC, l? ,.
Heをエツチングガスとするりアクティブ亭イオンφエ
ツチングによって行なう。This is carried out by active ion φ etching using He as an etching gas.
次に、上記i型半導体層13の表面の汚れを除去するた
めに、基板11全体を1%HF溶液に15秒程度浸して
i型半導体層13の表面を軽くエツチングし、次いで純
水で洗浄して乾燥させた後、直ちに、上記i型半導体層
13およびソース、ドレイン電極S、Dの上に第2のゲ
ート絶縁膜15を第3図(e)に示すように形成する。Next, in order to remove dirt on the surface of the i-type semiconductor layer 13, the entire substrate 11 is immersed in a 1% HF solution for about 15 seconds to lightly etch the surface of the i-type semiconductor layer 13, and then washed with pure water. Immediately after drying, a second gate insulating film 15 is formed on the i-type semiconductor layer 13 and the source and drain electrodes S and D, as shown in FIG. 3(e).
この第2のゲート絶縁膜(St 薄膜)15は、プラズ
マCVD法ニヨリ、Si H4,NH3,N2を用い、
かつこの各ガスの流量を基板11上に堆積するSINの
組成比が81/N+0.75になるように制御して、3
000人の厚さに堆積させる。This second gate insulating film (St thin film) 15 is made using a plasma CVD method using SiH4, NH3, and N2.
The flow rate of each gas was controlled so that the composition ratio of SIN deposited on the substrate 11 was 81/N+0.75.
Deposit to a thickness of 0,000 people.
次に、上記第2のゲート絶縁膜15の上に、クロム(C
r )等の金属を真空蒸着法またはスパッタリング法に
より膜付けし、この金属膜をフォト・リソグラフィ法に
よりパターニングして、第2のゲート電極G2を第3図
(e)に示すように形成する。Next, chromium (C
A film of a metal such as R2) is deposited by vacuum evaporation or sputtering, and this metal film is patterned by photolithography to form the second gate electrode G2 as shown in FIG. 3(e).
この後は、窒化シリコン(SI N÷0.75)等から
なる保護絶縁膜16をプラズマCVD法により2000
人の厚さに形成して、第1図および第2図に示した薄膜
メモリ素子を完成する。After this, a protective insulating film 16 made of silicon nitride (SI N÷0.75) or the like is deposited for 2,000 years using the plasma CVD method.
The thin film memory device shown in FIGS. 1 and 2 is completed by forming the thin film memory device to a thickness of 100 mL.
上記薄膜メモリ素子の動作を説明すると、第4図は上記
薄膜メモリ素子の消去時と書込み時と読出し時の駆動状
態を示す回路図で、消去時は、第4図(a)に示すよう
に書込み/消去用の第1のゲート電極(以下書込み/消
去用ゲート電極という)G11.ニー30V、 ドレ
イン電極D1.:+10Vの電圧を印加し、ソース電極
Sと読出し用の第2のゲート電極(以下読出し用ゲート
電極という)G2を接地する。このときは薄膜メモリ素
子が、書込み/消去用ゲート電極Glに印加するゲート
電圧vGをOvにしたときでもドレイン電流1゜が流れ
るという、第9図に示した特性曲線aのようなデプレッ
ション・タイプのトランジスタ特性を示して消去状態と
なる。To explain the operation of the thin film memory element, FIG. 4 is a circuit diagram showing the driving states of the thin film memory element during erasing, writing, and reading. First gate electrode for writing/erasing (hereinafter referred to as writing/erasing gate electrode) G11. knee 30V, drain electrode D1. : A voltage of +10 V is applied, and the source electrode S and the second gate electrode for reading (hereinafter referred to as the gate electrode for reading) G2 are grounded. In this case, the thin film memory element is of a depression type as shown in the characteristic curve a shown in FIG. 9, in which a drain current of 1° flows even when the gate voltage vG applied to the write/erase gate electrode Gl is set to Ov. It exhibits the transistor characteristics of , and enters the erased state.
また、書込み時は、第4図(b)に示すように書込み/
消去用ゲート電極G1に+30v1ドレイン電極に+1
0vの電圧を印加し、ソース電極Sと読出し用ゲート電
極G2を接地すればよく、このときは−薄膜メモリ素子
が、書込み/消去用ゲート電極Glに印加するゲート電
圧vGをOvより高くしないとドレイン電流IDが流れ
ないという、第9図に示した特性曲線すのようなエンハ
ンスメント・タイプのトランジスタ特性を示して書込み
状態となる。Also, when writing, write/write as shown in Figure 4(b).
+30v1 to erase gate electrode G1 +1 to drain electrode
It is sufficient to apply a voltage of 0V and ground the source electrode S and the read gate electrode G2. The transistor enters a write state exhibiting enhancement type transistor characteristics as shown in the characteristic curve shown in FIG. 9, in which no drain current ID flows.
一方、読出しは、第4図(C)のようにドレイン電極に
+IOVの電圧を印加し、ソース電極Sと書込み/消去
用ゲート電極Glを゛接地して、読出し用ゲート電極G
2に、選択電圧がOv、非選択電圧が一20Vのパルス
電圧を印加することで行なうことができる。この場合、
読出し用ゲート電極G2に印加するゲート電圧vG の
変化に対するドレイン電流1.の変化は、読出し用ゲー
ト電極G2に非選択電圧(−20V)を印加したときは
第5図に示した特性曲線a′のようなデプレッション・
タイプのトランジスタ特性を示し、選択電圧(Ov)を
印加したときは第5図に示した特性曲線b′のようなエ
ンハンスメント・タイプのトランジスタ特性を示す。On the other hand, for reading, a voltage of +IOV is applied to the drain electrode as shown in FIG.
2, this can be done by applying a pulse voltage in which the selection voltage is Ov and the non-selection voltage is 120V. in this case,
Drain current with respect to change in gate voltage vG applied to read gate electrode G2 1. When a non-selection voltage (-20V) is applied to the readout gate electrode G2, the change in is a depletion curve as shown in the characteristic curve a' shown in FIG.
When a selection voltage (Ov) is applied, an enhancement type transistor characteristic as shown in characteristic curve b' shown in FIG. 5 is exhibited.
このように、上記薄膜メモリ素子は、書、込み/消去用
ゲート電極Glに印加された電圧によって起るトランジ
スタ特性、すなわちデプレッション・タイプまたはエン
ハンスメント番タイプの状態を、読出し用ゲート電極G
2への電圧の印加によっても再現できるものである。In this manner, the thin film memory element changes the transistor characteristics caused by the voltage applied to the write/write/erase gate electrode Gl, that is, the depletion type or enhancement type state, to the read gate electrode Gl.
This can also be reproduced by applying a voltage to 2.
そして、上記薄膜゛メモリ素子における読出し時の状態
、つまり第4図(c)のようにドレイン電極に+IOV
の電圧を印加し、ソース電極Sと書込み/消去用ゲート
電極Glを接地して、読出し用ゲート電極G2に、選択
電圧がov、非選択電圧が一20Vのパルス電圧を印加
した状態での閾値電圧Δv th−n+ Δv th−
9の変動を調べたところ、この閾値電圧ΔV th−n
、ΔVth−pは第6図に示すようにほとんど変化せず
、また上記読出しの繰返しにともなう閾値電圧ΔV t
h−n、Δv th−9の変化もほとんど見られなかっ
た。Then, as shown in the reading state of the thin film memory element, that is, as shown in FIG. 4(c), the drain electrode is +IOV.
The threshold value is obtained by applying a voltage of Voltage Δv th-n+ Δv th-
9, it was found that this threshold voltage ΔV th-n
, ΔVth-p hardly changes as shown in FIG. 6, and the threshold voltage ΔV t due to the repetition of reading
Almost no changes were observed in hn and Δv th-9.
このように、上記薄膜メモリ素子では、第1のゲート電
極(書込み/消去用電極)Glと、電荷蓄積機能をもつ
第1のゲート絶縁膜12と、l型半導体層13と、n型
半導体層14およびソース。In this way, the thin film memory element has a first gate electrode (write/erase electrode) Gl, a first gate insulating film 12 having a charge storage function, an l-type semiconductor layer 13, and an n-type semiconductor layer. 14 and sauce.
ドレイン電極S、Dとからなるメモリ効果をもった薄膜
トランジスタに、電荷蓄積機能をもたない第2のゲート
絶縁膜15を介して前記l型半導体層13と対向する第
2のゲート電極(読出し用電極)G2を設けて、書込み
および消去は電荷蓄積機能をもつゲート絶縁膜12を介
してl型半導体N113と対向する薄膜トランジスタ本
来の第1のゲート電極CIを使用して行ない、読出しは
電荷蓄積機能をもたないゲート絶縁l115を介して前
記l型半導体層13と対向する第2のゲート電極G2を
使用して行なうようにしているから、読出しを繰返して
も閾値電圧ΔV th−n、Δv th−pが変化する
ことはなく、シたがってこの薄膜メモリ素子によれば、
半永久的に安定した読出しを行なうことができる。A thin film transistor having a memory effect consisting of drain electrodes S and D is provided with a second gate electrode (for reading Writing and erasing are performed using the original first gate electrode CI of the thin film transistor, which faces the l-type semiconductor N113 via the gate insulating film 12 which has a charge storage function, and reading is performed using the charge storage function. Since the second gate electrode G2 facing the L-type semiconductor layer 13 via the gate insulating layer 115 which does not have a −p does not change, so according to this thin film memory element,
Semi-permanently stable reading can be performed.
しかも、この薄膜メモリ素子では、電荷蓄積機能をもつ
第1のゲート絶縁膜15を、第1のゲート電極Gl側に
誘電体膜12aを形成しl型半導体層13側に電荷蓄積
機能をもつSiN膜(Sl/N:0.75.膜厚500
人)12bを形成した二層膜としているから、この第1
のゲート絶縁膜12に電荷蓄積機能をもたせるためのS
IN膜12bが薄くても、この第1のゲート絶縁膜12
の耐圧性を上記誘電体膜12aによって確保することが
でき、したがってこの薄膜メモリ素子は耐絶縁破壊性に
も優れている。Moreover, in this thin film memory element, the first gate insulating film 15 having a charge storage function is formed with a dielectric film 12a on the side of the first gate electrode Gl, and the SiN film with a charge storage function is formed on the side of the L-type semiconductor layer 13. Film (Sl/N: 0.75. Film thickness 500
Since it is a two-layer film with 12b formed on it, this first
S for providing a charge storage function to the gate insulating film 12 of
Even if the IN film 12b is thin, this first gate insulating film 12
The dielectric film 12a can ensure the voltage resistance of 100 nm, and therefore this thin film memory element also has excellent dielectric breakdown resistance.
なお、上記実施例では、第1のゲート絶縁膜12の下層
の誘電体膜12aの膜厚を3000人としたが、この誘
電体膜12aは、1000人〜5000人の範囲の膜厚
であれば、十分筒1のゲート絶縁膜12の耐圧性を確保
することができる。また、この誘電体層12aは、酸化
タンタルに限らず、酸化チタン、チタン酸バリウム、ジ
ルコン酸チタン亜鉛等で形成してもよい。また、上記実
施例では、第1のゲート絶縁膜12の電荷蓄積機能をも
つ絶縁膜(SS /N÷0.75のSiN膜)12bの
膜厚を500人としているが、この絶縁膜12bは、5
0人〜2000人の範囲の膜厚であれば、十分な重荷蓄
積機構をもつ。さらに、上記電荷蓄積機能をもつ絶縁膜
12bは、S1/N−0,85〜1.1のSiN膜とし
てもよく、その場合は、この絶縁膜12bの膜厚は20
00Å以上でもよい。また、電荷蓄積機能のない第2の
ゲート絶縁1!115はSiN膜に限られるものではな
い。In the above embodiment, the thickness of the dielectric film 12a below the first gate insulating film 12 is 3000, but the dielectric film 12a may have a thickness in the range of 1000 to 5000. For example, the voltage resistance of the gate insulating film 12 of the tube 1 can be sufficiently ensured. Further, this dielectric layer 12a is not limited to tantalum oxide, and may be formed of titanium oxide, barium titanate, titanium zinc zirconate, or the like. Further, in the above embodiment, the thickness of the insulating film 12b (SiN film of SS /N ÷ 0.75) having a charge storage function of the first gate insulating film 12 is 500. , 5
A film thickness in the range of 0 to 2000 people has a sufficient load accumulation mechanism. Further, the insulating film 12b having the charge storage function may be a SiN film with S1/N-0, 85 to 1.1, in which case the thickness of the insulating film 12b is 20
The thickness may be 00 Å or more. Further, the second gate insulator 1!115, which does not have a charge storage function, is not limited to a SiN film.
また、上記実施例では、下側(基板11側)のゲート電
極Glを書込み/消去用の第1のゲート電極とし、上側
のゲート電極G2を読出し用の第2のゲート電極として
いるが、これと逆に、上側のゲート電極G2を書込み/
消去用の第1のゲート電極とし、下側のゲート電極Gl
を読出し用の第2のゲート電極としてもよく、その場合
は、上側のゲート電極G2とl型半導体層13との間の
ゲート絶縁膜15を、前記上側のゲート電極G2側に誘
電体PI412 aを形成しl型半導体層13側に電荷
蓄積機能をもつ絶縁膜12bを形成した二層膜とし、下
側のゲート電極Glとl型半導体層13との間のゲート
絶縁膜12を、電荷蓄積機能のない絶縁膜とすればよい
。なお、この場合、メモリ効果をもつ薄膜トランジスタ
は、上側のゲート電極G2とゲート絶縁膜15とl型半
導体層13とn型半導体層14およびソース、ドレイン
電極S、Dで構成されるコブラナー型となり、薄膜メモ
リ素子は、この薄膜トランジスタの下側に、電荷蓄積機
能をもたないゲート絶縁膜12を介して前記l型半導体
層13と対向する読出し用のゲート電極Glを設けた構
成となる。また、上記メモリ効果をもつ薄膜トランジス
は、逆スタガー型、夕に電荷蓄積機能をもたないゲート
絶縁膜を介してl型半導体層と対向する読出し用の第2
のゲート電極を設ければ、前述した実施例と同様な効果
をもつ薄膜メモリ素子を得ることができる。Further, in the above embodiment, the lower gate electrode Gl (on the substrate 11 side) is used as the first gate electrode for writing/erasing, and the upper gate electrode G2 is used as the second gate electrode for reading. Conversely, the upper gate electrode G2 is written/
The first gate electrode for erasing is used as the lower gate electrode Gl.
may be used as the second gate electrode for reading, in which case, the gate insulating film 15 between the upper gate electrode G2 and the l-type semiconductor layer 13 is replaced with a dielectric material PI412a on the upper gate electrode G2 side. The gate insulating film 12 between the lower gate electrode Gl and the l-type semiconductor layer 13 has a charge storage function. An insulating film with no function may be used. In this case, the thin film transistor with the memory effect is a Cobraner type consisting of the upper gate electrode G2, the gate insulating film 15, the l-type semiconductor layer 13, the n-type semiconductor layer 14, and the source and drain electrodes S and D. The thin film memory element has a structure in which a read gate electrode Gl is provided below the thin film transistor and faces the L-type semiconductor layer 13 via a gate insulating film 12 having no charge storage function. In addition, the thin film transistor having the above-mentioned memory effect is of an inverted stagger type, and has a second readout transistor that faces the l-type semiconductor layer through a gate insulating film that does not have a charge storage function.
By providing a gate electrode of 1, it is possible to obtain a thin film memory element having the same effects as those of the embodiments described above.
本発明の薄膜メモリ素子は、半導体層およびこの半導体
層に接続されたソース、ドレイン電極と、前記半導体層
の一面に第1のゲート絶縁膜を介して対向する第1のゲ
ート電極と、前記半導体層の他面に第2のゲート絶縁膜
を介して対向する第2のゲート電極とを備え、かつ前記
第1のゲート絶縁膜は前記第1のゲート電極側に誘電体
膜を形成し前記半導体層側に電荷蓄積機能をもつ絶縁膜
を形成した二層膜とし、前記第2のゲート絶縁膜は電荷
蓄積機能のない絶縁膜と、するとともに、前記第1のゲ
ート電極を書込み/消去用電極とし、前記第2のゲート
電極を読出し用電極としたものであるから、読出しを繰
返しても閾値電圧が変化せず、半永久的に安定した読出
しを行なうことができるし、また耐絶縁破壊性にも優れ
ている。The thin film memory element of the present invention includes a semiconductor layer, a source and a drain electrode connected to the semiconductor layer, a first gate electrode that faces one surface of the semiconductor layer with a first gate insulating film interposed therebetween, and a semiconductor layer that is connected to the semiconductor layer. a second gate electrode facing each other with a second gate insulating film on the other side of the layer, and the first gate insulating film forms a dielectric film on the first gate electrode side, and the semiconductor The second gate insulating film is an insulating film without a charge storage function, and the first gate electrode is a write/erase electrode. Since the second gate electrode is used as a readout electrode, the threshold voltage does not change even if readout is repeated, and stable readout can be performed semi-permanently. is also excellent.
第1図〜第6図は本発明の一実施例を示したもので、第
1図および第2図は薄膜メモリ素子の断面図および平面
図、第3図は薄膜メモリ素子の製造工程図、第4図は薄
膜メモリ素子の消去時と書込み時と読出し時の駆動状態
を示す回路図、第5図は読出し用電極となるゲート電極
にゲート電圧を印加したときのV、 −ID特性図、
第6図は読出し回数に対する閾値電圧の変化を示す図で
ある。第7図は従来の薄膜メモリ素子の断面図、第8図
は薄膜メモリ素子のV、−ID特性測定回路図、第9図
は薄膜メモリ素子のV、−ID特性図、第10図は従来
の薄膜メモリ素子の消去時と書込み時と読出し時の駆動
状態を示す回路図、第11図は従来の薄膜メモリ素子の
読出し回数に対する閾値電圧の変化を示す図である。
11・・・絶縁基板、Gl・・・第1のゲート電極(書
込み/消去用電極)、12・・・第1のゲート絶縁膜、
12a・・・誘電体膜、12b・・・電荷蓄積機能をも
つ絶縁膜、13・・・1型半導体層、14・・・n型半
導体層、S・・・ソース電極、D・・・ドレイン電極、
15・・・第2のゲート絶縁膜(電荷蓄積機能のない絶
縁膜)、G2・・・第2のゲート電極(読出し用電極)
、16・・・保護絶縁膜。
出願人 カシオ計算機株式会社
第1図
第2図
第3図
廖
図
jIs図
第9図
緊1峡ミ
(a)
(b)
(c)
第10図
頷1出し回数(ロ)
第11図1 to 6 show an embodiment of the present invention, FIG. 1 and FIG. 2 are a cross-sectional view and a plan view of a thin film memory element, and FIG. 3 is a manufacturing process diagram of a thin film memory element. FIG. 4 is a circuit diagram showing the driving states of the thin film memory element during erasing, writing, and reading, and FIG. 5 is a V, -ID characteristic diagram when a gate voltage is applied to the gate electrode, which becomes the read electrode.
FIG. 6 is a diagram showing changes in threshold voltage with respect to the number of readings. Fig. 7 is a cross-sectional view of a conventional thin film memory element, Fig. 8 is a circuit diagram for measuring V and -ID characteristics of the thin film memory element, Fig. 9 is a diagram of V and -ID characteristics of the thin film memory element, and Fig. 10 is a conventional FIG. 11 is a circuit diagram showing the driving states of the conventional thin film memory element during erasing, writing, and reading, and FIG. 11 is a diagram showing the change in threshold voltage with respect to the number of readings of the conventional thin film memory element. 11... Insulating substrate, Gl... First gate electrode (writing/erasing electrode), 12... First gate insulating film,
12a... Dielectric film, 12b... Insulating film with charge storage function, 13... 1 type semiconductor layer, 14... N type semiconductor layer, S... Source electrode, D... Drain electrode,
15... Second gate insulating film (insulating film without charge storage function), G2... Second gate electrode (reading electrode)
, 16... protective insulating film. Applicant: Casio Computer Co., Ltd. Figure 1 Figure 2 Figure 3 Liao Figure jIs Figure 9 Jing 1 Gorge (a) (b) (c) Figure 10 Number of nods (b) Figure 11
Claims (1)
おいて、半導体層およびこの半導体層に接続されたソー
ス、ドレイン電極と、前記半導体層の一面に第1のゲー
ト絶縁膜を介して対向する第1のゲート電極と、前記半
導体層の他面に第2のゲート絶縁膜を介して対向する第
2のゲート電極とを備え、かつ前記第1のゲート絶縁膜
は前記第1のゲート電極側に誘電体膜を形成し前記半導
体層側に電荷蓄積機能をもつ絶縁膜を形成した二層膜と
し、前記第2のゲート絶縁膜は電荷蓄積機能のない絶縁
膜とするとともに、前記第1のゲート電極を書込み/消
去用電極とし、前記第2のゲート電極を読出し用電極と
したことを特徴とする薄膜メモリ素子。In an electrically writable/readable/erasable thin film memory element, a semiconductor layer, source and drain electrodes connected to the semiconductor layer, and a first gate insulating film that faces one surface of the semiconductor layer with a first gate insulating film interposed therebetween. and a second gate electrode facing the other surface of the semiconductor layer with a second gate insulating film interposed therebetween, and the first gate insulating film has a dielectric layer on the first gate electrode side. The second gate insulating film is an insulating film without a charge storage function, and the second gate insulating film is an insulating film having no charge storage function. A thin film memory element, wherein the second gate electrode is a write/erase electrode, and the second gate electrode is a read electrode.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1078388A JPH02260461A (en) | 1989-03-31 | 1989-03-31 | Thin-film memory element |
| US07/467,736 US5079606A (en) | 1989-01-26 | 1990-01-19 | Thin-film memory element |
| DE69014323T DE69014323T2 (en) | 1989-01-26 | 1990-01-26 | Thin film memory and method for its production. |
| EP90101586A EP0380122B1 (en) | 1989-01-26 | 1990-01-26 | Thin-film memory element and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1078388A JPH02260461A (en) | 1989-03-31 | 1989-03-31 | Thin-film memory element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260461A true JPH02260461A (en) | 1990-10-23 |
Family
ID=13660636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1078388A Pending JPH02260461A (en) | 1989-01-26 | 1989-03-31 | Thin-film memory element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260461A (en) |
-
1989
- 1989-03-31 JP JP1078388A patent/JPH02260461A/en active Pending
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