JPH02260461A - 薄膜メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書込み／読出し／消去可能な薄膜メモ
リ素手に関するものである。

〔従来の技術〕

最近、電気的に書込み／読出し／消去可能なメモリ素子
として、薄膜トランジスタを利用した薄膜メモリ素子が
開発されている。

第７図は上記従来の薄膜メモリ素子を示したもので、こ
こでは逆スタガー型の薄膜トランジスタを利用したもの
を示している。この薄膜メモリ素子は、ガラス等からな
る絶縁基板１上にメモリ効果をもつ逆スタガー型薄膜ト
ランジスタを形成したもので、この逆スタガー型薄膜ト
ランジスタは、上記基板１上に形成されたゲート電極Ｇ
と、このゲート電極Ｇの上に基板１のほぼ全面にわたっ
て形成されたゲート絶縁膜２と、このゲート絶縁膜２の
上に前記ゲート電極Ｇと対向させて形成された１型アモ
ルファス・シリコン（ｉ−ａ−８１）からなるｉ型半導
体層３と、このｉ型半導体装置の上に、ｎ型不純物をド
ープしたアモルファス・シリコン（ｎ”−ａ−８ｉ）か
らなるｎ型半導体層４を介して形成されたソース電極Ｓ
およびドレイン電極りとからなっている。なお、上記ゲ
ート電極Ｇとソース、ドレイン電極Ｓ、Ｄはそれぞれ図
示しない配線につながっている。そして、上記ゲー・ト
絶縁Ｍ２は、上記薄膜トランジスタにメモリ効果をもた
せるために、電荷蓄積機能をもつ絶縁膜とされており、
このゲート絶縁ＩＮ！２は、例えばシリコン原子Ｓ１と
窒素原子Ｎとの組成比Ｓｊ／Ｎを化学量論比（Ｓ１／Ｎ
−０，７５）より大きく　　（Ｓｌ／Ｎ−０，８５〜１
．１）ｌ、た窒化シリコン（ＳＩ　Ｎ＞からなっている
。

この薄膜メモリ素子は、そのゲート電圧Ｖ（１−ドレイ
ン電流（ソース−ドレイン間に流れる電流）１、特性に
ヒステリシス性があり、電気的に書込み／読出し／消去
可能なメモリ効果をもっている。

第９図は、上記薄膜メモリ素子のＶ。−１，特性を第８
図に示すような測定回路によって測定した結果を示した
もので、上記薄膜メモリ素子のｖＧ−ｉＤ特性は、第９
図のようなヒステリシス性をもっている。

そして、上記薄膜メモリ素子に１ｎＡのドレイン電流ｉ
ｏが流れるときの電圧ΔＶｔｈ（以下閾値電圧という）
を測定すると、第１０図（ａ）のようにゲート電極Ｇに
一３０Ｖの電圧を印加した場合は閾値電圧（ΔＶ　ｔｈ
−ｎ）が−１５Ｖになり、薄膜メモリ素子は、ゲート電
圧■。をＯＶにしたときでもドレイン電流！Ｄが流れる
という、第９図における特性曲線ａのようなデブレ・シ
リコン・タイプのトランジスタ特性を示し、第１０図（
ｂ）のようにゲート電極Ｇに＋３０Ｖの電圧を印加した
場合は閾値電圧（ΔＶｔｌ＋−９）が＋１２Ｖになり、
薄膜メモリ素子は、ゲート電圧Ｖ。をＯＶより高くしな
いとドレイン電流ＩＤが流れないという、第９図におけ
る特性曲線すのようなエンハンスメント・タイプのトラ
ンジスタ特性を示す。

１、たがって、上記薄膜メモリ素子を使用するには、そ
のゲート電極Ｇに印加する電圧を制御すればよく、第１
０図＜ａ）のようにゲート電極Ｇに一３０ｖ、ドレイン
電極に＋ＩＯＶの電圧を印加し、ソース電極Ｓを接地す
ると、薄膜メモリ素子がデプレツション・タイプのトラ
ンジスタ特性を示して消去状態となり、第１０図（ｂ）
のようにゲート電極Ｇに＋３０ｖ１　ドレイン電極に＋
１０Ｖの電圧を印加し、ソース電極Ｓを接地すると、薄
膜メモリ素子がエンハンスメント番タイプのトランジス
タ特性を示して書込み状態となる。

また読出しは、第１０図（Ｃ）のようにドレイン電極に
＋１０ｖの電圧を印加し、ソース電極Ｓを接地して、ゲ
ート電極Ｇに、選択電圧がＯＶ、非選択電圧が一２０Ｖ
のパルス電圧を印加することで行なうことができる。

〔発明が解決しようとする課題〕

しかしながら、上記従来の薄膜メモリ素子は、書込み／
消去時も読出し時も同じゲート電極Ｇに電圧を印加する
ものであるため、読出しを繰返すのにともなって閾値電
圧ΔＶ　ｔｈ−ｎ、Δｖ　ｔｈ−ｐが第１１図に示すよ
うに変化し、そのために読出し回数が数千回を越えると
、安定した読出しができなくなってしまうという問題を
もっていた。しかも、上記従来の薄膜メモリ素子では、
ゲート電極Ｇとｉ型半導体層３との間に電荷蓄積機構を
もつゲート絶縁膜２が介在しているだけであり、この電
荷蓄積機構をもつゲート絶縁膜２は耐圧性が低いから、
ゲート電極Ｇとソース、ドレイン電極Ｓ、　　Ｄ間に短
絡が発生してメモリ素子が絶縁破壊してしまうという問
題ももっていた。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、読出１、を繰返して
も閾値電圧が変化せず、半永久的に安定した読出しを行
なうことができるとともに、耐絶縁破壊性にも優れた薄
膜メモリ素子を提供することにある。

〔課題を解決するための手段〕 本発明の薄膜メモリ素子は、上記目的を達成するために
、半導体層およびこの半導体層に接続されたソース、ド
レイン電極と、前記半導体層の一面に第１のゲート絶縁
膜を介して対向する第】のゲート電極と、前記半導体層
の他面に第２のゲート絶縁膜を介して対向する第２のゲ
ート電極とを備え、かつ前記第１のゲート絶縁膜は前記
第１のゲート電極側に誘電体膜を形成し前記半導体層側
に電荷蓄積機能をもつ絶縁膜を形成した二層膜とし、前
記第２のゲート絶縁膜は電荷蓄積機能のない絶縁膜とす
るとともに、前記第１のゲート電極を書込み／消去用電
極とし、前記第２のゲート電極を読出し用電極としたも
のである。

〔作用〕

すなわち、本発明の薄膜メモリ素子は、基本的には、第
１のゲート電極と電荷蓄積機能をもつ第１のゲート絶縁
膜と半導体層とソース、ドレイン電極とからなるメモリ
効果をもった薄膜トランジスタに、電荷蓄積機能のない
第２のゲート絶縁膜を介して前記半導体層と対向する第
２のゲート電極を設けて、書込みおよび消去は薄膜トラ
ンジスタ本来の第１のゲート電極を使用して行ない、読
出しは電荷蓄積機能のないゲート絶縁膜を介して前記半
導体層と対向する第２のゲート電極を使用して行なうよ
うにしたものであり、このように上記第２のゲート電極
を使用して読出しを行なえば、読出しを繰返しても閾値
電圧が変化することはないから、半永久的に安定した読
出しを行なうことができる。また、本発明の薄膜メモリ
素子では、電荷蓄積機能をもつ第１のゲート絶縁膜を、
第１のゲート電極側に誘電体膜を形成し半導体層側に電
荷蓄積機能をもつ絶縁膜を形成した二層膜としているか
ら、この第１のゲート絶縁膜の耐圧性を上記誘電体膜に
よって確保することができ、したがってこの薄膜メモリ
素子は耐絶縁破壊性にも優れている。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第１図および第２図は本実施例の薄膜メモリ素子の断面
図および平面図である。この薄膜メモリ素子の構造を説
明すると、第１図および第２図において、１１はガラス
等からなる絶縁基板、Ｇ１はこの絶縁基板１１上に形成
された第１のゲート電極、１２は前記第１のゲート電極
Ｇｌの上に基板１１のほぼ全面にわたって形成された第
１のグー１絶縁膜である。この第１のゲート絶縁１！１
２は、前記第１のゲート電極Ｇ１の上に酸化タンタル（
ＴａＯｘ）からなる誘電体膜１２ａを形成し、その上に
窒化シリコン（ＳｊＮ）からなる絶縁膜（以下ＳｊＮ膜
という）１２ｂを形成した二層膜とされており、下層の
誘電体膜１２ａは３０００　人の膜厚に形成されている
。また、上層のＳＩＮ膜１２ｂは、シリコン原子Ｓ１と
窒素原子Ｎとの組成比Ｓｉ／Ｎを化学量論比（ＳＳ／Ｎ
−０，７５）と同じかあるいはそれに近くした膜質のも
のとされており、このＳＩＮ膜１２ｂは、これに電荷蓄
積機能をもたせるために、極薄い膜厚（この実施例では
５００人）に形成されている。すなわち、Ｓ１／Ｎの値
が化学量論比と同程度の膜質のＳｊＮ膜も、その膜厚を
薄くすれば電荷蓄積機能をもつ。また、１３は上記第１
のゲート絶縁膜１２の上に前記第１のゲート電極Ｇ１と
対向させて形成された１−ａ−５ｌからなるｉ型半導体
層、ＳおよびＤはこのｎ型半導体層１３の上にｎ”−ａ
−８ｌからなるｎ型半導体層１４を介して形成されたソ
ース電極およびドレイン電極であり、前記第１９ゲート
電極Ｇｌと、上層のＳｉＮ膜１２ｂに電荷蓄積機能をも
たせたゲート絶縁膜１２と、ｎ型半導体層１３と、ｎ型
半導体層１４およびソース、ドレイン電極Ｓ、Ｄとによ
って、メモリ効果をもつ逆スタガー薄膜トランジスタが
構成されている。

また、上記ｉ型半導体層１３およびこれにｎ型半導体層
１４を介して接続されたソース、ドレイン電極Ｓ、Ｄの
上には、基板１１のほぼ全面にわたって第２の絶縁ＪＩ
１１５が形成されており、この第２の絶縁膜１５の上に
は、前記ｉ型半導体層１３と対向する第２のゲート電極
Ｇ２が形成されている。上記第２のゲート絶縁膜１５は
、シリコン原子Ｓｉと窒素原子Ｎとの組成比を化学量論
比（Ｓｉ／Ｎ−０，７５）と同程度にした窒化シリコン
（ＳＩ　Ｎ）からなっており、この第２のゲート絶縁膜
１５は、その膜厚をａｏｏｏÅ以上とすることによって
、電荷蓄積機能のない絶縁膜とされている。なお、上記
第１のゲート電極Ｇ【とソース。

ドレイン電極Ｓ、Ｄおよび第２のゲート電極Ｇ２は、そ
れぞれ図示しない配線につながっている。

また、１６は保護絶縁膜である。

そして、前記第１と第２のゲート電極Ｇｌ。

Ｇ２のうち、電荷蓄積機能をもつ第１のゲート絶縁膜１
２を介してｉ型半導体層１３と対向する第１のゲート電
極Ｇ１は書込み／消去用電極とされ２電荷蓄積機能のな
い第２のゲート絶縁１！１５を介して前記ｉ型半導体層
１３と対向する第２のゲト電極Ｇ２は読出し用電極とさ
れている。

すなわち、この薄膜メモリ素子は、第１のゲート電極Ｇ
ｌと、電荷蓄積機能をもつ第１のゲート絶縁膜１２と、
ｉ型半導体層１３と、ｎ型半導体層１４と、ソース、ド
レイン電極Ｓ、Ｄとからなるメモリ効果をもった薄膜ト
ランジスタに、電荷蓄積機能のない第２のゲート絶縁１
ｉ１１５を介して前記ｉ型半導体層１３と対向する第２
のゲート電極Ｇ２を設けることにより、書込みおよび消
去は、電荷蓄積機能をもつ第１のゲート絶縁膜１２を介
【２てｉ型半導体層１３と対向する薄膜トランジスタ本
来の第１のゲート電極Ｇｌを使用１．、て行ない、読出
しは、電荷蓄積機能のない第２のゲート絶縁ｌ１１５を
介して前記ｉ型半導体層１３と対向する第２のゲート電
極Ｇ２を使用して行なうようにしたものである。

第３図は上記薄膜メモリ素子の製造工程を示し。

たちので、この薄膜メモリ素子は次のようにし、τ製造
される。

まず第３図（ａ）に示すように、絶縁基板１〕の上に第
１のゲート電極Ｇ１を１０００人の厚さに形成する。こ
の第１のゲート電極Ｇｌは、基板１１上にクロム（Ｃ「
）等の金属を真空蒸着法またはスパッタリング法により
膜付けし、この金属膜をフォト・リソグラフィ法により
バターニングする方法で形成する。

次に、第３図（ｂ）に示すように、上記第１のゲート電
極Ｇｌを形成した基板１１上に、第１のゲート絶縁膜１
２となる誘電体Ｍｌ　２ａおよびＳ１８Ｍ１２ｂと、ｉ
型半導体層１３と、ｎ型半導体層１４と、ソース、ドレ
イン電極Ｓ、Ｄとなる金属膜１７を順次積層する。

この場合、第１のゲート絶縁ｌ１１２の下層膜である誘
電体膜１２ａは、タンタル（Ｔａ　）をターゲツト材と
するスパッタ装置により、スノク・ツタリングガスに酸
素（０２）を２５％含むアルゴン（Ａｇ）を雰囲気ガス
として反応性スバ・ツタを行ない、酸化タンタル（Ｔａ
　Ｏｘ例えばＴａ２０３）を３０００人の厚さに堆積さ
せて形成する。また、第１のゲート絶縁膜１２の上層膜
であるＳｉＮ膜１２　ｂ　ｌｅｔ、ブラズｖＣＶＤ法ニ
ヨリ、５ＩＨ４゜ＮＨ３，Ｎ２を用い、かつこの各ガス
の流量を基板１１上に堆積するＳＩＮの組成比がＳｌ／
Ｎ’−０，７５になるように制御して、５００人の厚さ
に堆積させる。また、ｉ型半導体層１３と口型半導体層
１４は、上記５ＩＮＩ１１２ｂの形成に続けてプラズマ
ＣＶＤ法により形成する。なお、ｉ型半導体層１３は、
Ｓ　Ｉ　Ｈ４ｒ　Ｈ２を用いて１５００人の厚さに堆積
させ、ｎ型半導体層１４は、５ＩＨ４゜Ｈ２，ＰＨ３を
用いて２５０人の厚さに堆積させる。

また、ソース、ドレイン電極Ｓ、Ｄとなる金［Ｊ１７は
、クロム（Ｃｒ　）等の金属を真空蒸着法またはスパッ
タリング法により１０００人の厚さに堆積させる。

次に、上記金属［１７をフォト・リソグラフィ法により
バターニングして第３図（Ｃ）に示すようにソース電極
Ｓとドレイン電極りを形成するとともに、同時に上記金
属膜１７の下のｎ型半導体層１４をソース、ドレイン電
極りと同じ形状にバターニングする。なお、上記金＠ｃ
ＩＩＩ（Ｃｒ　＠）１７のバターニングは、ＣＣＪ５．
０２をエツチングガスとするりアクティブ・イオンやエ
ツチングによって行ない、口型半導体層（ｎ”７ａ＝Ｓ
Ｉ層）１４のバターニングは、ＣＦ４．０２をエツチン
グガスとするりアクティブ・イオン・、ｆ。

ッチングによって行なう。

次に、第３図（ｄ）に示すように、ｉ型半導体層１４を
フォトΦリソグラフィ法により素子形状にバターニング
する。このｉ型半導体層（ｉ　−ａ−Ｓｉ層）１４のバ
ターニングは、ＣＣ，ｌ？、。

Ｈｅをエツチングガスとするりアクティブ亭イオンφエ
ツチングによって行なう。

次に、上記ｉ型半導体層１３の表面の汚れを除去するた
めに、基板１１全体を１％ＨＦ溶液に１５秒程度浸して
ｉ型半導体層１３の表面を軽くエツチングし、次いで純
水で洗浄して乾燥させた後、直ちに、上記ｉ型半導体層
１３およびソース、ドレイン電極Ｓ、Ｄの上に第２のゲ
ート絶縁膜１５を第３図（ｅ）に示すように形成する。

この第２のゲート絶縁膜（Ｓｔ　薄膜）１５は、プラズ
マＣＶＤ法ニヨリ、Ｓｉ　Ｈ４，ＮＨ３，Ｎ２を用い、
かつこの各ガスの流量を基板１１上に堆積するＳＩＮの
組成比が８１／Ｎ＋０．７５になるように制御して、３
０００人の厚さに堆積させる。

次に、上記第２のゲート絶縁膜１５の上に、クロム（Ｃ
ｒ　）等の金属を真空蒸着法またはスパッタリング法に
より膜付けし、この金属膜をフォト・リソグラフィ法に
よりパターニングして、第２のゲート電極Ｇ２を第３図
（ｅ）に示すように形成する。

この後は、窒化シリコン（ＳＩ　Ｎ÷０．７５）等から
なる保護絶縁膜１６をプラズマＣＶＤ法により２０００
人の厚さに形成して、第１図および第２図に示した薄膜
メモリ素子を完成する。

上記薄膜メモリ素子の動作を説明すると、第４図は上記
薄膜メモリ素子の消去時と書込み時と読出し時の駆動状
態を示す回路図で、消去時は、第４図（ａ）に示すよう
に書込み／消去用の第１のゲート電極（以下書込み／消
去用ゲート電極という）Ｇ１１．ニー３０Ｖ、　　ドレ
イン電極Ｄ１．：＋１０Ｖの電圧を印加し、ソース電極
Ｓと読出し用の第２のゲート電極（以下読出し用ゲート
電極という）Ｇ２を接地する。このときは薄膜メモリ素
子が、書込み／消去用ゲート電極Ｇｌに印加するゲート
電圧ｖＧをＯｖにしたときでもドレイン電流１゜が流れ
るという、第９図に示した特性曲線ａのようなデプレッ
ション・タイプのトランジスタ特性を示して消去状態と
なる。

また、書込み時は、第４図（ｂ）に示すように書込み／
消去用ゲート電極Ｇ１に＋３０ｖ１ドレイン電極に＋１
０ｖの電圧を印加し、ソース電極Ｓと読出し用ゲート電
極Ｇ２を接地すればよく、このときは−薄膜メモリ素子
が、書込み／消去用ゲート電極Ｇｌに印加するゲート電
圧ｖＧをＯｖより高くしないとドレイン電流ＩＤが流れ
ないという、第９図に示した特性曲線すのようなエンハ
ンスメント・タイプのトランジスタ特性を示して書込み
状態となる。

一方、読出しは、第４図（Ｃ）のようにドレイン電極に
＋ＩＯＶの電圧を印加し、ソース電極Ｓと書込み／消去
用ゲート電極Ｇｌを゛接地して、読出し用ゲート電極Ｇ
２に、選択電圧がＯｖ、非選択電圧が一２０Ｖのパルス
電圧を印加することで行なうことができる。この場合、
読出し用ゲート電極Ｇ２に印加するゲート電圧ｖＧ　の
変化に対するドレイン電流１．の変化は、読出し用ゲー
ト電極Ｇ２に非選択電圧（−２０Ｖ）を印加したときは
第５図に示した特性曲線ａ′のようなデプレッション・
タイプのトランジスタ特性を示し、選択電圧（Ｏｖ）を
印加したときは第５図に示した特性曲線ｂ′のようなエ
ンハンスメント・タイプのトランジスタ特性を示す。

このように、上記薄膜メモリ素子は、書、込み／消去用
ゲート電極Ｇｌに印加された電圧によって起るトランジ
スタ特性、すなわちデプレッション・タイプまたはエン
ハンスメント番タイプの状態を、読出し用ゲート電極Ｇ
２への電圧の印加によっても再現できるものである。

そして、上記薄膜゛メモリ素子における読出し時の状態
、つまり第４図（ｃ）のようにドレイン電極に＋ＩＯＶ
の電圧を印加し、ソース電極Ｓと書込み／消去用ゲート
電極Ｇｌを接地して、読出し用ゲート電極Ｇ２に、選択
電圧がｏｖ、非選択電圧が一２０Ｖのパルス電圧を印加
した状態での閾値電圧Δｖ　ｔｈ−ｎ＋　Δｖ　ｔｈ−
９の変動を調べたところ、この閾値電圧ΔＶ　ｔｈ−ｎ
、ΔＶｔｈ−ｐは第６図に示すようにほとんど変化せず
、また上記読出しの繰返しにともなう閾値電圧ΔＶ　ｔ
ｈ−ｎ、Δｖ　ｔｈ−９の変化もほとんど見られなかっ
た。

このように、上記薄膜メモリ素子では、第１のゲート電
極（書込み／消去用電極）Ｇｌと、電荷蓄積機能をもつ
第１のゲート絶縁膜１２と、ｌ型半導体層１３と、ｎ型
半導体層１４およびソース。

ドレイン電極Ｓ、Ｄとからなるメモリ効果をもった薄膜
トランジスタに、電荷蓄積機能をもたない第２のゲート
絶縁膜１５を介して前記ｌ型半導体層１３と対向する第
２のゲート電極（読出し用電極）Ｇ２を設けて、書込み
および消去は電荷蓄積機能をもつゲート絶縁膜１２を介
してｌ型半導体Ｎ１１３と対向する薄膜トランジスタ本
来の第１のゲート電極ＣＩを使用して行ない、読出しは
電荷蓄積機能をもたないゲート絶縁ｌ１１５を介して前
記ｌ型半導体層１３と対向する第２のゲート電極Ｇ２を
使用して行なうようにしているから、読出しを繰返して
も閾値電圧ΔＶ　ｔｈ−ｎ、Δｖ　ｔｈ−ｐが変化する
ことはなく、シたがってこの薄膜メモリ素子によれば、
半永久的に安定した読出しを行なうことができる。

しかも、この薄膜メモリ素子では、電荷蓄積機能をもつ
第１のゲート絶縁膜１５を、第１のゲート電極Ｇｌ側に
誘電体膜１２ａを形成しｌ型半導体層１３側に電荷蓄積
機能をもつＳｉＮ膜（Ｓｌ／Ｎ：０．７５．膜厚５００
人）１２ｂを形成した二層膜としているから、この第１
のゲート絶縁膜１２に電荷蓄積機能をもたせるためのＳ
ＩＮ膜１２ｂが薄くても、この第１のゲート絶縁膜１２
の耐圧性を上記誘電体膜１２ａによって確保することが
でき、したがってこの薄膜メモリ素子は耐絶縁破壊性に
も優れている。

なお、上記実施例では、第１のゲート絶縁膜１２の下層
の誘電体膜１２ａの膜厚を３０００人としたが、この誘
電体膜１２ａは、１０００人〜５０００人の範囲の膜厚
であれば、十分筒１のゲート絶縁膜１２の耐圧性を確保
することができる。また、この誘電体層１２ａは、酸化
タンタルに限らず、酸化チタン、チタン酸バリウム、ジ
ルコン酸チタン亜鉛等で形成してもよい。また、上記実
施例では、第１のゲート絶縁膜１２の電荷蓄積機能をも
つ絶縁膜（ＳＳ　／Ｎ÷０．７５のＳｉＮ膜）１２ｂの
膜厚を５００人としているが、この絶縁膜１２ｂは、５
０人〜２０００人の範囲の膜厚であれば、十分な重荷蓄
積機構をもつ。さらに、上記電荷蓄積機能をもつ絶縁膜
１２ｂは、Ｓ１／Ｎ−０，８５〜１．１のＳｉＮ膜とし
てもよく、その場合は、この絶縁膜１２ｂの膜厚は２０
００Å以上でもよい。また、電荷蓄積機能のない第２の
ゲート絶縁１！１１５はＳｉＮ膜に限られるものではな
い。

また、上記実施例では、下側（基板１１側）のゲート電
極Ｇｌを書込み／消去用の第１のゲート電極とし、上側
のゲート電極Ｇ２を読出し用の第２のゲート電極として
いるが、これと逆に、上側のゲート電極Ｇ２を書込み／
消去用の第１のゲート電極とし、下側のゲート電極Ｇｌ
を読出し用の第２のゲート電極としてもよく、その場合
は、上側のゲート電極Ｇ２とｌ型半導体層１３との間の
ゲート絶縁膜１５を、前記上側のゲート電極Ｇ２側に誘
電体ＰＩ４１２　ａを形成しｌ型半導体層１３側に電荷
蓄積機能をもつ絶縁膜１２ｂを形成した二層膜とし、下
側のゲート電極Ｇｌとｌ型半導体層１３との間のゲート
絶縁膜１２を、電荷蓄積機能のない絶縁膜とすればよい
。なお、この場合、メモリ効果をもつ薄膜トランジスタ
は、上側のゲート電極Ｇ２とゲート絶縁膜１５とｌ型半
導体層１３とｎ型半導体層１４およびソース、ドレイン
電極Ｓ、Ｄで構成されるコブラナー型となり、薄膜メモ
リ素子は、この薄膜トランジスタの下側に、電荷蓄積機
能をもたないゲート絶縁膜１２を介して前記ｌ型半導体
層１３と対向する読出し用のゲート電極Ｇｌを設けた構
成となる。また、上記メモリ効果をもつ薄膜トランジス
は、逆スタガー型、夕に電荷蓄積機能をもたないゲート
絶縁膜を介してｌ型半導体層と対向する読出し用の第２
のゲート電極を設ければ、前述した実施例と同様な効果
をもつ薄膜メモリ素子を得ることができる。

〔発明の効果〕

本発明の薄膜メモリ素子は、半導体層およびこの半導体
層に接続されたソース、ドレイン電極と、前記半導体層
の一面に第１のゲート絶縁膜を介して対向する第１のゲ
ート電極と、前記半導体層の他面に第２のゲート絶縁膜
を介して対向する第２のゲート電極とを備え、かつ前記
第１のゲート絶縁膜は前記第１のゲート電極側に誘電体
膜を形成し前記半導体層側に電荷蓄積機能をもつ絶縁膜
を形成した二層膜とし、前記第２のゲート絶縁膜は電荷
蓄積機能のない絶縁膜と、するとともに、前記第１のゲ
ート電極を書込み／消去用電極とし、前記第２のゲート
電極を読出し用電極としたものであるから、読出しを繰
返しても閾値電圧が変化せず、半永久的に安定した読出
しを行なうことができるし、また耐絶縁破壊性にも優れ
ている。

【図面の簡単な説明】

第１図〜第６図は本発明の一実施例を示したもので、第
１図および第２図は薄膜メモリ素子の断面図および平面
図、第３図は薄膜メモリ素子の製造工程図、第４図は薄
膜メモリ素子の消去時と書込み時と読出し時の駆動状態
を示す回路図、第５図は読出し用電極となるゲート電極
にゲート電圧を印加したときのＶ、　　−ＩＤ特性図、
第６図は読出し回数に対する閾値電圧の変化を示す図で
ある。第７図は従来の薄膜メモリ素子の断面図、第８図
は薄膜メモリ素子のＶ、−ＩＤ特性測定回路図、第９図
は薄膜メモリ素子のＶ、−ＩＤ特性図、第１０図は従来
の薄膜メモリ素子の消去時と書込み時と読出し時の駆動
状態を示す回路図、第１１図は従来の薄膜メモリ素子の
読出し回数に対する閾値電圧の変化を示す図である。 １１・・・絶縁基板、Ｇｌ・・・第１のゲート電極（書
込み／消去用電極）、１２・・・第１のゲート絶縁膜、
１２ａ・・・誘電体膜、１２ｂ・・・電荷蓄積機能をも
つ絶縁膜、１３・・・１型半導体層、１４・・・ｎ型半
導体層、Ｓ・・・ソース電極、Ｄ・・・ドレイン電極、
１５・・・第２のゲート絶縁膜（電荷蓄積機能のない絶
縁膜）、Ｇ２・・・第２のゲート電極（読出し用電極）
、１６・・・保護絶縁膜。 出願人　　カシオ計算機株式会社 第１図 第２図 第３図 廖 図 ｊＩｓ図 第９図 緊１峡ミ （ａ） （ｂ） （ｃ） 第１０図 頷１出し回数（ロ） 第１１図

Claims (1)

【特許請求の範囲】
1. 電気的に書込み／読出し／消去可能な薄膜メモリ素子に
   おいて、半導体層およびこの半導体層に接続されたソー
   ス、ドレイン電極と、前記半導体層の一面に第１のゲー
   ト絶縁膜を介して対向する第１のゲート電極と、前記半
   導体層の他面に第２のゲート絶縁膜を介して対向する第
   ２のゲート電極とを備え、かつ前記第１のゲート絶縁膜
   は前記第１のゲート電極側に誘電体膜を形成し前記半導
   体層側に電荷蓄積機能をもつ絶縁膜を形成した二層膜と
   し、前記第２のゲート絶縁膜は電荷蓄積機能のない絶縁
   膜とするとともに、前記第１のゲート電極を書込み／消
   去用電極とし、前記第２のゲート電極を読出し用電極と
   したことを特徴とする薄膜メモリ素子。