JPH02260543A - 電荷転送素子の製造方法 - Google Patents
電荷転送素子の製造方法Info
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- JPH02260543A JPH02260543A JP8188189A JP8188189A JPH02260543A JP H02260543 A JPH02260543 A JP H02260543A JP 8188189 A JP8188189 A JP 8188189A JP 8188189 A JP8188189 A JP 8188189A JP H02260543 A JPH02260543 A JP H02260543A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電荷転送素子の製造方法に関する。
第３図（ａ） 、 （ｂ）は電荷転送素子の従来の製造
方法の工程を示す断面図である。
方法の工程を示す断面図である。
すなわち、この製造方法においては、先ず半導体基板１
の主面上に所定厚さの酸化膜２およびポリシリコン膜３
が順次形成される。このポリシリコン膜３上にはレジス
ト膜が塗布され、このレジスト膜をバターニングするこ
とによって所定間隔を隔てて配列される複数のレジスト
パターン５ａが形成される（第３図（ａ））。
の主面上に所定厚さの酸化膜２およびポリシリコン膜３
が順次形成される。このポリシリコン膜３上にはレジス
ト膜が塗布され、このレジスト膜をバターニングするこ
とによって所定間隔を隔てて配列される複数のレジスト
パターン５ａが形成される（第３図（ａ））。
次にレジストパターン５ａをマスクとして、露出したポ
リシリコン［３に対し異方性エツチングが施され、これ
によって間隔ｄのポリシリコン膜パターン３ａが酸化膜
２上に形成される（第３図（ｂ））。
リシリコン［３に対し異方性エツチングが施され、これ
によって間隔ｄのポリシリコン膜パターン３ａが酸化膜
２上に形成される（第３図（ｂ））。
このようにして形成されたポリシリコン膜パターン３ａ
は、電荷転送素子のゲート電極として機能する。したが
って、その間隔ｄは転送効率上できるだけ小さい方が好
ましい。しかし、この間隔ｄは上記したように第３図（
ａ）のレジストパターン５ａの間隔に依存する。レジス
トパターン５ａの最小間隔は現在のフォトリソグラフィ
技術では０．５μｍ程度が限界とされている。
は、電荷転送素子のゲート電極として機能する。したが
って、その間隔ｄは転送効率上できるだけ小さい方が好
ましい。しかし、この間隔ｄは上記したように第３図（
ａ）のレジストパターン５ａの間隔に依存する。レジス
トパターン５ａの最小間隔は現在のフォトリソグラフィ
技術では０．５μｍ程度が限界とされている。
第４図は、第３図（ａ） 、 （ｂ）に示す方法によっ
て形成された電荷転送素子におけるゲート電極のチャン
ネルポテンシャルに対する影響を説明するための模式図
であり、その内容はくテレビジョン学会綿「固体撮像デ
バイスＪＰ、２９＞において開示されている。図ではポ
リシリコン膜パターン３ａ、すなわちゲート電極の間隔
がｄ とｄ２の２種類のものが描かれており、隣接する
ゲート電極に互いに異なる電圧Ｖ、ＶＢを印加した場合
のチャンネルポテンシャルの状態が示されている。
て形成された電荷転送素子におけるゲート電極のチャン
ネルポテンシャルに対する影響を説明するための模式図
であり、その内容はくテレビジョン学会綿「固体撮像デ
バイスＪＰ、２９＞において開示されている。図ではポ
リシリコン膜パターン３ａ、すなわちゲート電極の間隔
がｄ とｄ２の２種類のものが描かれており、隣接する
ゲート電極に互いに異なる電圧Ｖ、ＶＢを印加した場合
のチャンネルポテンシャルの状態が示されている。
図に実線で示すようにゲート電極の間隔ｄ２が小さい場
合には、チャンネルポテンシャルはなだらかに移行する
。これに対して、図に破線で示すようにゲート電極間隔
ｄ１が大きい場合には、チャンネルポテンシャルはなだ
らかに移行せず、ポテンシャルバリアが形成される。こ
のような状態で電荷を転送しようとすると、ポテンシャ
ルバリアが電荷の転送を不完全にするように働く。ここ
で、ＪＪ、Ｓｌｏｔｂｏｏｍ（Ｅｘｔｅｎｄｅｄ Ａｂ
ｓｔｒａｃｔｓ ｏｆ Ｓｏｌ、５ｌａｔ。
合には、チャンネルポテンシャルはなだらかに移行する
。これに対して、図に破線で示すようにゲート電極間隔
ｄ１が大きい場合には、チャンネルポテンシャルはなだ
らかに移行せず、ポテンシャルバリアが形成される。こ
のような状態で電荷を転送しようとすると、ポテンシャ
ルバリアが電荷の転送を不完全にするように働く。ここ
で、ＪＪ、Ｓｌｏｔｂｏｏｍ（Ｅｘｔｅｎｄｅｄ Ａｂ
ｓｔｒａｃｔｓ ｏｆ Ｓｏｌ、５ｌａｔ。
Ｄｅｖ、ａｎｄ Ｍａｔ、、Ｔｏｋｙｏ、１９８Ｂ、ｐ
ｐ、３１５．ＦＩｇ、９）によれば、ゲート７１極の間
隔が広くなるほど、ポテンシャルバリアの形成される基
板濃度領域は増加する。
ｐ、３１５．ＦＩｇ、９）によれば、ゲート７１極の間
隔が広くなるほど、ポテンシャルバリアの形成される基
板濃度領域は増加する。
上記した理由から、ゲート電極の最小間隔がフォトリソ
グラフィ技術の限界によって制限されてしまう従来の製
造方法では、転送効率の高い電荷転送素子を得るのが困
難である。
グラフィ技術の限界によって制限されてしまう従来の製
造方法では、転送効率の高い電荷転送素子を得るのが困
難である。
この発明は、このような問題点を解消するためになされ
たもので、転送効率の高い電荷転送素子の製造方法を得
ることを目的とする。
たもので、転送効率の高い電荷転送素子の製造方法を得
ることを目的とする。
この発明に係る電荷転送゛素子の製造方法は、半導体基
板上に絶縁膜を形成する工程と、その絶縁膜上に導電体
膜を形成する工程と、上記絶縁膜上にエツチング可能な
第１の膜からなり所定間隔を隔てて配列される複数のパ
ターンを形成する工程と、その第１の膜のパターン上お
よびこれらパターン間から露出する上記導電体膜上の全
面にわたってエツチング可能な第２の膜を形成する工程
と、その第２の膜に対し異方性エツチングを施すことに
より、前記第２の膜のうち前記第１の膜のパターン側壁
部に存在する部分を残しつつ上記パターン間の導電体膜
の一部領域を露出させる工程と、上記第１の膜のパター
ンと前記第２の膜の残留部とをマスクとして用いつつ上
記導電体膜に対しエツチングを施すことにより上記導電
体膜を電荷転送素子の複数のゲート電極としてパターン
化する工程とを含むものである。
板上に絶縁膜を形成する工程と、その絶縁膜上に導電体
膜を形成する工程と、上記絶縁膜上にエツチング可能な
第１の膜からなり所定間隔を隔てて配列される複数のパ
ターンを形成する工程と、その第１の膜のパターン上お
よびこれらパターン間から露出する上記導電体膜上の全
面にわたってエツチング可能な第２の膜を形成する工程
と、その第２の膜に対し異方性エツチングを施すことに
より、前記第２の膜のうち前記第１の膜のパターン側壁
部に存在する部分を残しつつ上記パターン間の導電体膜
の一部領域を露出させる工程と、上記第１の膜のパター
ンと前記第２の膜の残留部とをマスクとして用いつつ上
記導電体膜に対しエツチングを施すことにより上記導電
体膜を電荷転送素子の複数のゲート電極としてパターン
化する工程とを含むものである。
この発明においては、第２の膜に対して施される異方性
エツチングによって、第１の膜からなるパターンの側壁
に第２の膜の一部が残り、この残留部のために導電体膜
の露出領域がそれだけ狭くなる。したがって、第１の膜
からなるパターンと上記第２の膜の残留部とをマスクと
してその露出領域をエツチングすることによってパター
ン化されるゲート電極間の間隔は上記残留部の分たけ小
さ（なる。
エツチングによって、第１の膜からなるパターンの側壁
に第２の膜の一部が残り、この残留部のために導電体膜
の露出領域がそれだけ狭くなる。したがって、第１の膜
からなるパターンと上記第２の膜の残留部とをマスクと
してその露出領域をエツチングすることによってパター
ン化されるゲート電極間の間隔は上記残留部の分たけ小
さ（なる。
第１図 （ａ）〜（ｒ）はこの発明による電荷転送素子
の製造方法の工程の一実施例を示す縦断面図である。
の製造方法の工程の一実施例を示す縦断面図である。
すなわち、この製造方法では、先ずシリコンなどからな
る半導体基板１の主面上に所定厚さの酸化膜２が熱酸化
膜法によって形成され、さらにこの酸化膜２上に導電体
膜である所定厚さのポリシリコン膜３と第１の物質の膜
である酸化膜４とがＣＶＤ法によって順次形成される（
第１図（ａ））。
る半導体基板１の主面上に所定厚さの酸化膜２が熱酸化
膜法によって形成され、さらにこの酸化膜２上に導電体
膜である所定厚さのポリシリコン膜３と第１の物質の膜
である酸化膜４とがＣＶＤ法によって順次形成される（
第１図（ａ））。
次に、酸化膜４上の全面にレジストが形成され、さらに
このレジストは写真製版工程によって所定間隔を隔てて
配列される複数のレジストパターン５ａにバターニング
される゛。ついで、このレジスドパターン５ａをマスク
として、酸化膜４の露出領域が選択的にエツチング除去
され、これによって互いに所定間隔ｄを隔てて並ぶ複数
の酸化膜パターン４ａが形成される（第１図（ｂ））。
このレジストは写真製版工程によって所定間隔を隔てて
配列される複数のレジストパターン５ａにバターニング
される゛。ついで、このレジスドパターン５ａをマスク
として、酸化膜４の露出領域が選択的にエツチング除去
され、これによって互いに所定間隔ｄを隔てて並ぶ複数
の酸化膜パターン４ａが形成される（第１図（ｂ））。
先述したように、こまでの工程によって得られる酸化膜
パターン４ａ間の間隔ｄとして可能な最小寸法は、現在
の微細加工技術の限界から０．５μｍ程度である。
パターン４ａ間の間隔ｄとして可能な最小寸法は、現在
の微細加工技術の限界から０．５μｍ程度である。
そこで、次には酸化膜パターン４ａ上およびこれら酸化
膜パターン４ａ間から露出するポリシリコン膜３の露出
領域の全面を覆うように、第２の物質の膜である膜厚ｔ
の窒化膜６がＣＶＤ法によって形成される（第１図（Ｃ
））。
膜パターン４ａ間から露出するポリシリコン膜３の露出
領域の全面を覆うように、第２の物質の膜である膜厚ｔ
の窒化膜６がＣＶＤ法によって形成される（第１図（Ｃ
））。
次に、ＲＩＥなどによる異方性エツチングを施すことに
よって、窒化膜６は膜厚を程度除去される。このとき酸
化膜パターン４ａ上の窒化膜６の膜厚はｔであるからほ
とんど取り除かれるが、酸化膜パターン４ａの周縁から
ポリシリコン膜３上の酸化膜パターン４ａを取り囲む近
傍部にかけて酸化膜パターン４ａの側壁を覆う一部の窒
化膜６の縦方向から見た厚さはｔ以上となることから、
上記異方性エツチングの後も一部の窒化膜６は酸化膜パ
ターン４ａの側壁に窒化膜残部６ａとなって残る（第１
図（ｄ））。
よって、窒化膜６は膜厚を程度除去される。このとき酸
化膜パターン４ａ上の窒化膜６の膜厚はｔであるからほ
とんど取り除かれるが、酸化膜パターン４ａの周縁から
ポリシリコン膜３上の酸化膜パターン４ａを取り囲む近
傍部にかけて酸化膜パターン４ａの側壁を覆う一部の窒
化膜６の縦方向から見た厚さはｔ以上となることから、
上記異方性エツチングの後も一部の窒化膜６は酸化膜パ
ターン４ａの側壁に窒化膜残部６ａとなって残る（第１
図（ｄ））。
次に、酸化膜パターン４ａと窒化膜残部６ａをマスクと
して、ポリシリコン膜３の露出領域に対してエツチング
が施され、これによってポリシリコン膜３は酸化膜パタ
ーン４ａの形状に対応した複数のポリシリコン膜パター
ン３ａにバターニングされる。このときポリシリコン膜
３の露出領域は窒化膜残部６ａが存在する分だけ狭くな
っているので、ポリシリコン膜パターン３ａ間の間隔ｄ
′は酸化膜パターン４ａ間の間隔ｄよりも小さくなる（
第１図（ｅ））。
して、ポリシリコン膜３の露出領域に対してエツチング
が施され、これによってポリシリコン膜３は酸化膜パタ
ーン４ａの形状に対応した複数のポリシリコン膜パター
ン３ａにバターニングされる。このときポリシリコン膜
３の露出領域は窒化膜残部６ａが存在する分だけ狭くな
っているので、ポリシリコン膜パターン３ａ間の間隔ｄ
′は酸化膜パターン４ａ間の間隔ｄよりも小さくなる（
第１図（ｅ））。
第１図（Ｃ）の工程において形成される窒化膜６の酸化
膜パターン４ａ側壁を覆う部分の横方向がら見た厚さは
、窒化膜６の膜厚ｔや酸化膜パターン４ａの厚さなどに
よって決まるが、通常窒化膜６の膜厚ｔにほぼ等しいと
見做してよい。そこで、この場合のポリシリコン膜°パ
ターン３ａ間の間隔ｄ′は ｄ’−ｄ−２ｔ ・
・・（１）となり、写真製版技術を用いた場合の限界で
ある間隔ｄよりも２ｔだけ小さく形成できたことになる
。
膜パターン４ａ側壁を覆う部分の横方向がら見た厚さは
、窒化膜６の膜厚ｔや酸化膜パターン４ａの厚さなどに
よって決まるが、通常窒化膜６の膜厚ｔにほぼ等しいと
見做してよい。そこで、この場合のポリシリコン膜°パ
ターン３ａ間の間隔ｄ′は ｄ’−ｄ−２ｔ ・
・・（１）となり、写真製版技術を用いた場合の限界で
ある間隔ｄよりも２ｔだけ小さく形成できたことになる
。
なお、このような異方性エツチングによる側壁・残部の
形成技術そのものについては、特開昭５９５２８７８や
特開昭５９−５１５８７に開示されている。 第１図（
ｅ）の工程のあと、酸化膜パターン４ａと窒化膜残部６
ａが除去され、残されたポリシリコン膜パターン３ａが
電荷転送素子のゲート電極となる（第１図（ｒ））。
形成技術そのものについては、特開昭５９５２８７８や
特開昭５９−５１５８７に開示されている。 第１図（
ｅ）の工程のあと、酸化膜パターン４ａと窒化膜残部６
ａが除去され、残されたポリシリコン膜パターン３ａが
電荷転送素子のゲート電極となる（第１図（ｒ））。
なお、上記実施例では、ポリシリコン膜３上のエツチン
グ用マスクとして、先ず酸化膜パターン４ａを形成し、
次いで窒化膜残部６ａを形成する場合について説明した
が、逆に先ず窒化膜パターンを形成し、次いで酸化膜残
部を形成するようにしてもよく、或いは酸化膜パターン
４ａおよび窒化膜残部６ａの部分を共に酸化膜で形成し
ても窒化膜で形成してもよい。
グ用マスクとして、先ず酸化膜パターン４ａを形成し、
次いで窒化膜残部６ａを形成する場合について説明した
が、逆に先ず窒化膜パターンを形成し、次いで酸化膜残
部を形成するようにしてもよく、或いは酸化膜パターン
４ａおよび窒化膜残部６ａの部分を共に酸化膜で形成し
ても窒化膜で形成してもよい。
また、上記実施例において酸化膜パターン４ａ上に窒化
膜６を形成したのに替えて、酸化膜パターン４ａ上にポ
リシリコン膜を形成し、以下の工程は上記実施例と同様
に行うようにしてもよい。
膜６を形成したのに替えて、酸化膜パターン４ａ上にポ
リシリコン膜を形成し、以下の工程は上記実施例と同様
に行うようにしてもよい。
この場合には、異方性エツチングによって酸化膜パター
ン４ａの側壁にポリシリコン膜残部が残ることになるが
、このポリシリコン残部はその後のポリシリコン膜３の
エツチングにおいてマスクとなると共にエツチングの対
象にもなるので、ポリシリコン膜パターン３ａは第２図
に示すようにバターニングされることになるが、それら
の間隔は上記実施例の場合と同様に小さくなる。
ン４ａの側壁にポリシリコン膜残部が残ることになるが
、このポリシリコン残部はその後のポリシリコン膜３の
エツチングにおいてマスクとなると共にエツチングの対
象にもなるので、ポリシリコン膜パターン３ａは第２図
に示すようにバターニングされることになるが、それら
の間隔は上記実施例の場合と同様に小さくなる。
また、上記実施例ではゲート電極となる導電体膜として
ポリシリコン膜３を採用したが、これに不純物を添加し
てもよい。さらには、上記導電体膜としてＡＩなどの通
常の金属、Ｗなどの高融点金属、ＷＳｉなどのメタルシ
リサイドの膜、或いはこれらとポリシリコン膜との２層
構造を採用してもよい。
ポリシリコン膜３を採用したが、これに不純物を添加し
てもよい。さらには、上記導電体膜としてＡＩなどの通
常の金属、Ｗなどの高融点金属、ＷＳｉなどのメタルシ
リサイドの膜、或いはこれらとポリシリコン膜との２層
構造を採用してもよい。
以上のように、この発明によれば第２の膜に対して異方
性エツチングを施すことによって、第１の膜からなるパ
ターンの側壁に第２の膜の残留部を形成し、さらにこの
残留部と第１の膜からなるパターンとをマスクとして導
電体膜をエツチングすることによってパターン化しゲー
ト電極とするようにしているので、上記残留部が存在す
る分だけゲート電極間の間隔が小さくなり、転送効率の
高い電荷転送素子を得ることができる。
性エツチングを施すことによって、第１の膜からなるパ
ターンの側壁に第２の膜の残留部を形成し、さらにこの
残留部と第１の膜からなるパターンとをマスクとして導
電体膜をエツチングすることによってパターン化しゲー
ト電極とするようにしているので、上記残留部が存在す
る分だけゲート電極間の間隔が小さくなり、転送効率の
高い電荷転送素子を得ることができる。
第１図はこの発明による電荷転送素子の製造方法の一実
施例の工程を示す断面図、第２図は他の実施例の最終工
程を示す断面図、第３図は従来の電荷転送素子の製造方
法の工程を示す断面図、第４図はその製造方法によって
得られた電荷転送素子におけるゲート電極のチャンネル
ポテンシャルに対する影響を説明するための模式図であ
る。 図において、１は半導体基板、２は酸化膜、３はポリシ
リコン膜、３ａはポリシリコン膜パターン、４は酸化膜
、４ａは酸化膜パターン、５ａはレジストパターン、 ６は窒化膜、 ａは窒化１残 部である。 なお、各図中同一符号は同一または相当部分を示す。
施例の工程を示す断面図、第２図は他の実施例の最終工
程を示す断面図、第３図は従来の電荷転送素子の製造方
法の工程を示す断面図、第４図はその製造方法によって
得られた電荷転送素子におけるゲート電極のチャンネル
ポテンシャルに対する影響を説明するための模式図であ
る。 図において、１は半導体基板、２は酸化膜、３はポリシ
リコン膜、３ａはポリシリコン膜パターン、４は酸化膜
、４ａは酸化膜パターン、５ａはレジストパターン、 ６は窒化膜、 ａは窒化１残 部である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）半導体基板上に絶縁膜を形成する工程と、前記絶
縁膜上に導電体膜を形成する工程と、前記導電体膜上に
エッチング可能な第１の膜からなり所定の間隔を隔てて
配列される複数のパターンを形成する工程と、 前記第１の膜のパターン上およびこれらパターン間から
露出する前記導電体膜上の全面にわたってエッチング可
能な第２の膜を形成する工程と、前記第２の膜に対し異
方性エッチングを施すことにより、前記第２の膜のうち
前記第１の膜のパターン側壁部に存在する部分を残しつ
つ前記パターン間の導電体膜の一部領域を露出させる工
程と、前記第１の膜のパターンと前記第２の膜の残留部
とをマスクとして用いつつ前記導電体膜に対しエッチン
グを施すことにより前記導電体膜を電荷転送素子の複数
のゲート電極としてパターン化する工程とを含むことを
特徴とする電荷転送素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8188189A JPH02260543A (ja) | 1989-03-31 | 1989-03-31 | 電荷転送素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8188189A JPH02260543A (ja) | 1989-03-31 | 1989-03-31 | 電荷転送素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260543A true JPH02260543A (ja) | 1990-10-23 |
Family
ID=13758796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8188189A Pending JPH02260543A (ja) | 1989-03-31 | 1989-03-31 | 電荷転送素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260543A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5292680A (en) * | 1993-05-07 | 1994-03-08 | United Microelectronics Corporation | Method of forming a convex charge coupled device |
| JP2002222868A (ja) * | 2001-01-29 | 2002-08-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170964A (ja) * | 1987-01-09 | 1988-07-14 | Fuji Photo Film Co Ltd | 電荷結合デバイスの電極形成方法 |
| JPS63296352A (ja) * | 1987-05-28 | 1988-12-02 | Matsushita Electric Ind Co Ltd | 電極配線形成方法 |
-
1989
- 1989-03-31 JP JP8188189A patent/JPH02260543A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170964A (ja) * | 1987-01-09 | 1988-07-14 | Fuji Photo Film Co Ltd | 電荷結合デバイスの電極形成方法 |
| JPS63296352A (ja) * | 1987-05-28 | 1988-12-02 | Matsushita Electric Ind Co Ltd | 電極配線形成方法 |
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| US5292680A (en) * | 1993-05-07 | 1994-03-08 | United Microelectronics Corporation | Method of forming a convex charge coupled device |
| JP2002222868A (ja) * | 2001-01-29 | 2002-08-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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