JPH0226056A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0226056A JPH0226056A JP63176624A JP17662488A JPH0226056A JP H0226056 A JPH0226056 A JP H0226056A JP 63176624 A JP63176624 A JP 63176624A JP 17662488 A JP17662488 A JP 17662488A JP H0226056 A JPH0226056 A JP H0226056A
- Authority
- JP
- Japan
- Prior art keywords
- conductor layer
- insulating substrate
- metal wire
- transistor chip
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高周波・高利得増幅用
の半導体装置に関する。
の半導体装置に関する。
周知の様に、トランジスタの接地インダクタンスとトラ
ンジスタの利得には、関係があり、接地インダクタンス
が少ない回路構成はど高い利得が得られる。従って、高
利得を得ようとする回路構成では、トランジスタの接地
インダクタンスを極力少なくする必要がある。
ンジスタの利得には、関係があり、接地インダクタンス
が少ない回路構成はど高い利得が得られる。従って、高
利得を得ようとする回路構成では、トランジスタの接地
インダクタンスを極力少なくする必要がある。
第２図（ａ）〜（Ｃ）は従来の半導体装置を説明するた
めの半導体チップの平面図と切欠側面図及びＢ−Ｂ’線
断面図である。
めの半導体チップの平面図と切欠側面図及びＢ−Ｂ’線
断面図である。
第２図（ａ）〜（Ｃ）に示すように、絶縁基板１の上面
に設けた導体層２の上にトランジスタチップ３のコレク
タを接続するようにマウントし、導体層２の三方を取囲
むようにして絶縁基板１の上面に導体層５を設け、トラ
ンジスタチップ３のエミッタと金属線４で接続する。次
に、導体層２の上に空間を有してまたいだ状態で導体層
５と接続したブリッジ１２を設け、金属線１３によりト
ランジスタチップ３のエミッタと接続する。導体層５を
挟んで導体層２と反対側の絶縁基板１の上面に導体層７
を設け、金属線６でトランジスタチップのベースと接続
する。次に、絶縁基板１の下面に導体層１０を設け、絶
縁基板１を貫通して設けたスルーホール１１により導体
層５と導体層１０を電気的に接続する。
に設けた導体層２の上にトランジスタチップ３のコレク
タを接続するようにマウントし、導体層２の三方を取囲
むようにして絶縁基板１の上面に導体層５を設け、トラ
ンジスタチップ３のエミッタと金属線４で接続する。次
に、導体層２の上に空間を有してまたいだ状態で導体層
５と接続したブリッジ１２を設け、金属線１３によりト
ランジスタチップ３のエミッタと接続する。導体層５を
挟んで導体層２と反対側の絶縁基板１の上面に導体層７
を設け、金属線６でトランジスタチップのベースと接続
する。次に、絶縁基板１の下面に導体層１０を設け、絶
縁基板１を貫通して設けたスルーホール１１により導体
層５と導体層１０を電気的に接続する。
上述した従来の半導体装置は、トラジスタチップをマウ
ントした導体層の上をまたいでブリッジをマウントし、
ブリッジとトランジスタのエミッタを金属線で接続し、
絶縁基板の下面に設けた導体層とスルーホールを介して
接続し、接地していた。このため、トランジスタのエミ
ッタの接地インダクタンスが大きくなり、半導体装置の
利得が低下するという問題点があった。
ントした導体層の上をまたいでブリッジをマウントし、
ブリッジとトランジスタのエミッタを金属線で接続し、
絶縁基板の下面に設けた導体層とスルーホールを介して
接続し、接地していた。このため、トランジスタのエミ
ッタの接地インダクタンスが大きくなり、半導体装置の
利得が低下するという問題点があった。
本発明の半導体装置は、絶縁基板の上面に設けた素子載
置用の第１の導体層と、前記第１の導体層にコレクタを
接続してマウントされたトランジスタチップと、前記第
１の導体層の周囲を取囲んで前記絶縁基板の上面に設け
且つ前記トランジスタチップのエミッタと金属線で接続
した第２の導体層と、前記第２の導体層の一方の外側の
前記絶縁基板の上面に設け且つ前記トランジスタチップ
のベースと金属線で接続した第３の導体層と、前記第２
の導体層の他方の外側の前記絶縁基板の上面に設け且つ
前記第１の導体層と金属線で接続した第４の導体層と、
前記絶縁基板の下面に設けた第５の導体層と、前記絶縁
基板を貫通して設け前記第２の導体層と前記第５の導体
層とを電気的に接続するスルーホールとを備えている。
置用の第１の導体層と、前記第１の導体層にコレクタを
接続してマウントされたトランジスタチップと、前記第
１の導体層の周囲を取囲んで前記絶縁基板の上面に設け
且つ前記トランジスタチップのエミッタと金属線で接続
した第２の導体層と、前記第２の導体層の一方の外側の
前記絶縁基板の上面に設け且つ前記トランジスタチップ
のベースと金属線で接続した第３の導体層と、前記第２
の導体層の他方の外側の前記絶縁基板の上面に設け且つ
前記第１の導体層と金属線で接続した第４の導体層と、
前記絶縁基板の下面に設けた第５の導体層と、前記絶縁
基板を貫通して設け前記第２の導体層と前記第５の導体
層とを電気的に接続するスルーホールとを備えている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの半導体チップの平面図と切欠側面図及びＡ−Ａ’線
断面図である。
めの半導体チップの平面図と切欠側面図及びＡ−Ａ’線
断面図である。
第１図（ａ）−、−（Ｃ）に示すように、絶縁基板１の
上面に設けた素子載置用の第１の導体層２と、導体層２
にコレクタを接続してマウントされたトランジスタチッ
プ３と、導体層２の周囲を取囲んで絶縁基板１の上面に
設け且つトランジスタチップ３のエミッタと金属線４で
接続した第２の導体層５と、導体層５の一方の外側の絶
縁基板１の上面に設け且つトランジスタチップ３のベー
スと金属線６で接続した第３の導体Ｍ７と、導体層５の
他方の外側の絶縁基板１の上面に設け且つ導体層２と金
属線８で接続した第４の導体層９と、絶縁基板１の下面
に設けた第５の導体層１０と、絶縁基板１を貫通して設
け導体層５と導体層１０とを電気的に接続するスルーホ
ール１１とを備えて半導体装置を構成する。
上面に設けた素子載置用の第１の導体層２と、導体層２
にコレクタを接続してマウントされたトランジスタチッ
プ３と、導体層２の周囲を取囲んで絶縁基板１の上面に
設け且つトランジスタチップ３のエミッタと金属線４で
接続した第２の導体層５と、導体層５の一方の外側の絶
縁基板１の上面に設け且つトランジスタチップ３のベー
スと金属線６で接続した第３の導体Ｍ７と、導体層５の
他方の外側の絶縁基板１の上面に設け且つ導体層２と金
属線８で接続した第４の導体層９と、絶縁基板１の下面
に設けた第５の導体層１０と、絶縁基板１を貫通して設
け導体層５と導体層１０とを電気的に接続するスルーホ
ール１１とを備えて半導体装置を構成する。
以上説明した様に本発明は、トランジスタチップをマウ
ントした第１の導体層と第１の導体層の周囲を取囲む第
２の導体層を設けてトランジスタチップのエミッタと第
２の導体層とを金属線で接続することにより、エミッタ
の接地インダクタンスを低減させ、半導体装置の利得を
向上させるという効果を有する。
ントした第１の導体層と第１の導体層の周囲を取囲む第
２の導体層を設けてトランジスタチップのエミッタと第
２の導体層とを金属線で接続することにより、エミッタ
の接地インダクタンスを低減させ、半導体装置の利得を
向上させるという効果を有する。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの半導体チップの平面図と切欠側面図及びＡ−Ａ’線
断面図、第２図（ａ）〜（Ｃ）は従来の半導体装置を説
明するための半導体チップの平面図と切欠側面図及びＢ
−Ｂ’線断面図である。 １・・・絶縁基板、２・・・導体層、３・・・トランジ
スタチップ、４・・・金属線、５・・・導体層、６・・
・金属線、７・・・導体層、８・・・金属線、９．１０
・・・導体層、１１・・・スルーホール、１２・・・ブ
リッジ、１３・・・金属線。
めの半導体チップの平面図と切欠側面図及びＡ−Ａ’線
断面図、第２図（ａ）〜（Ｃ）は従来の半導体装置を説
明するための半導体チップの平面図と切欠側面図及びＢ
−Ｂ’線断面図である。 １・・・絶縁基板、２・・・導体層、３・・・トランジ
スタチップ、４・・・金属線、５・・・導体層、６・・
・金属線、７・・・導体層、８・・・金属線、９．１０
・・・導体層、１１・・・スルーホール、１２・・・ブ
リッジ、１３・・・金属線。
Claims (1)
- 絶縁基板の上面に設けた素子載置用の第１の導体層と、
前記第１の導体層にコレクタを接続してマウントされた
トランジスタチップと、前記第１の導体層の周囲を取囲
んで前記絶縁基板の上面に設け且つ前記トランジスタチ
ップのエミッタと金属線で接続した第２の導体層と、前
記第２の導体層の一方の外側の前記絶縁基板の上面に設
け且つ前記トランジスタチップのベースと金属線で接続
した第３の導体層と、前記第２の導体層の他方の外側の
前記絶縁基板の上面に設け且つ前記第１の導体層と金属
線で接続した第４の導体層と、前記絶縁基板の下面に設
けた第５の導体層と、前記絶縁基板を貫通して設け前記
第２の導体層と前記第５の導体層とを電気的に接続する
スルーホールとを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176624A JPH0226056A (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176624A JPH0226056A (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0226056A true JPH0226056A (ja) | 1990-01-29 |
Family
ID=16016833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63176624A Pending JPH0226056A (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0226056A (ja) |
-
1988
- 1988-07-14 JP JP63176624A patent/JPH0226056A/ja active Pending
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