JPH0416437Y2 - - Google Patents
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- Publication number
- JPH0416437Y2 JPH0416437Y2 JP1985127619U JP12761985U JPH0416437Y2 JP H0416437 Y2 JPH0416437 Y2 JP H0416437Y2 JP 1985127619 U JP1985127619 U JP 1985127619U JP 12761985 U JP12761985 U JP 12761985U JP H0416437 Y2 JPH0416437 Y2 JP H0416437Y2
- Authority
- JP
- Japan
- Prior art keywords
- bonding
- bonding wire
- extraction electrode
- substrate
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
Landscapes
- Wire Bonding (AREA)
Description
【考案の詳細な説明】
技術分野
本考案は半導体回路装置に関し、特に超高周波
帯域の信号処理回路に用いて好適な半導体回路装
置に関する。
帯域の信号処理回路に用いて好適な半導体回路装
置に関する。
従来技術
従来の発振器用の半導体回路装置は第４図及び
第５図に示す如く構成されており、この例では半
導体チツプとしてFET（電界効果トランジスタ）
を用いた場合を示している。第４図において、Ａ
は平面図であり、ＢはＡのＡ−A′線断面図であ
る。パツケージ１のリード線としてゲートリード
線２及びドレインリード線３が設けられており、
１２がソース電極を構成している。FETチツプ
６のゲートはボンデイングワイヤ７により引出し
電極４へ接続中継されており、またドレインはボ
ンデイングワイヤ８及び１０を介して引出し電極
５へ接続されている。
第５図に示す如く構成されており、この例では半
導体チツプとしてFET（電界効果トランジスタ）
を用いた場合を示している。第４図において、Ａ
は平面図であり、ＢはＡのＡ−A′線断面図であ
る。パツケージ１のリード線としてゲートリード
線２及びドレインリード線３が設けられており、
１２がソース電極を構成している。FETチツプ
６のゲートはボンデイングワイヤ７により引出し
電極４へ接続中継されており、またドレインはボ
ンデイングワイヤ８及び１０を介して引出し電極
５へ接続されている。
ボンデイングワイヤ１０は、複数のボンデイン
グランド用導体パターン９を用いることにより等
価的にドレインボンデイングワイヤ長を伸ばすよ
うにされており、使用周波数帯にて高インピーダ
ンスとなる量のインダクタンスを得るようにして
いる。
グランド用導体パターン９を用いることにより等
価的にドレインボンデイングワイヤ長を伸ばすよ
うにされており、使用周波数帯にて高インピーダ
ンスとなる量のインダクタンスを得るようにして
いる。
この場合、高インピーダンスを得るためのボン
デイングワイヤ１０及びボンデイングランド用導
体パターン９は、引出し電極４，５が形成されて
いる絶縁基板１１ａ，１１ｂと独立の基板（アル
ミナセラミツク基板）１３上に設けられる構造と
なつている。
デイングワイヤ１０及びボンデイングランド用導
体パターン９は、引出し電極４，５が形成されて
いる絶縁基板１１ａ，１１ｂと独立の基板（アル
ミナセラミツク基板）１３上に設けられる構造と
なつている。
よつて、パツケージ１内には絶縁基板１１ａ，
１１ｂの他にドレイン用ボンデイングワイヤの等
価ライン長を伸ばすための回路基板１３が必要と
なり、構成部品が多く製作に手数を要し、製造コ
ストが大となる欠点がある。
１１ｂの他にドレイン用ボンデイングワイヤの等
価ライン長を伸ばすための回路基板１３が必要と
なり、構成部品が多く製作に手数を要し、製造コ
ストが大となる欠点がある。
第５図は従来例の他の平面図であり、第４図と
同等部分は同一符号により示してある。本例では
ドレイン用ボンデイングワイヤの等価ライン長を
伸ばすための回路基板を３個（１３ａ，１３ｂ及
び１３ｃ）に分離して構成したものである。本例
でも構成部品数が増大して上述の欠点を有するも
のである。
同等部分は同一符号により示してある。本例では
ドレイン用ボンデイングワイヤの等価ライン長を
伸ばすための回路基板を３個（１３ａ，１３ｂ及
び１３ｃ）に分離して構成したものである。本例
でも構成部品数が増大して上述の欠点を有するも
のである。
考案の目的
本考案は上記従来のものの欠点を排除すべくな
されたものであつて、その目的とするところは、
構成部品数を削減した簡単な構成の半導体回路装
置を提供することにある。
されたものであつて、その目的とするところは、
構成部品数を削減した簡単な構成の半導体回路装
置を提供することにある。
考案の構成
本考案による半導体回路装置は、半導体チツプ
と、半導体パツケージの引出し電極と、前記半導
体チツプと前記引出し電極との間を中継接続する
ためのボンデイングワイヤとを含む半導体回路装
置であつて、前記ボンデイングワイヤのためのボ
ンデイングランド用導体パターンが前記引出し電
極設置用基板と同一基板上に形成されていること
を特徴としている。
と、半導体パツケージの引出し電極と、前記半導
体チツプと前記引出し電極との間を中継接続する
ためのボンデイングワイヤとを含む半導体回路装
置であつて、前記ボンデイングワイヤのためのボ
ンデイングランド用導体パターンが前記引出し電
極設置用基板と同一基板上に形成されていること
を特徴としている。
実施例
以下に図面を用いて本考案の実施例を説明す
る。
る。
第１図は本考案の一実施例を示す図であり、Ａ
は平面図、ＢはＡのＡ−A′線断面図である。図
において第４図と同等部分は同一符号により示し
ている。図示する如く、引出し電極４及び５を形
成する絶縁基板１１を一体構造として、この基板
１１上に、ドレイン用ボンデイングワイヤ１０と
ボンデイングランド用導体パターン９とが設けら
れるようになつている。他の構造については第４
図の例と同等であり、その説明は省略する。
は平面図、ＢはＡのＡ−A′線断面図である。図
において第４図と同等部分は同一符号により示し
ている。図示する如く、引出し電極４及び５を形
成する絶縁基板１１を一体構造として、この基板
１１上に、ドレイン用ボンデイングワイヤ１０と
ボンデイングランド用導体パターン９とが設けら
れるようになつている。他の構造については第４
図の例と同等であり、その説明は省略する。
第２図及び第３図は本考案の他の実施例を夫々
示す平面図であり、第４図と同等部分は同一符号
により示している。第２図も第１図の例と同様に
引出し電極４，５と同一基板１１上にボンデイン
グワイヤ１０及びボンデイングランド用導体パタ
ーン９を形成したものである。第３図では、第４
図に示した引出し電極５の形成基板１１ｂ上に、
ボンデイングワイヤ１０及びボンデイングランド
用導体パターン９を形成したものである。
示す平面図であり、第４図と同等部分は同一符号
により示している。第２図も第１図の例と同様に
引出し電極４，５と同一基板１１上にボンデイン
グワイヤ１０及びボンデイングランド用導体パタ
ーン９を形成したものである。第３図では、第４
図に示した引出し電極５の形成基板１１ｂ上に、
ボンデイングワイヤ１０及びボンデイングランド
用導体パターン９を形成したものである。
尚、ドレイン用ワイヤボンデイングの等価ライ
ン長を伸ばすための回路（９及び１０）は、実施
例の構成に限らず、導体パターンを基板上に被着
形成したものでも良いことは勿論である。また、
FETチツプに限らず、バイポーラトランジスタ
やダイオード等の他の半導体回路チツプを用いた
場合にも同様に適用可能であり、更には発振回路
に限らず半導体増幅回路や半導体を用いた他の回
路等にも適用されることは明白である。
ン長を伸ばすための回路（９及び１０）は、実施
例の構成に限らず、導体パターンを基板上に被着
形成したものでも良いことは勿論である。また、
FETチツプに限らず、バイポーラトランジスタ
やダイオード等の他の半導体回路チツプを用いた
場合にも同様に適用可能であり、更には発振回路
に限らず半導体増幅回路や半導体を用いた他の回
路等にも適用されることは明白である。
考案の効果
叙上の如く、本考案によれば、ボンデイングラ
ンド用導体パターンをパツケージの電極引出し用
基板上に引出し電極と共に形成することにより、
構成部品の削減が図れると共に製作工数が減少
し、ローコストとなり、また組立精度が向上する
ものである。
ンド用導体パターンをパツケージの電極引出し用
基板上に引出し電極と共に形成することにより、
構成部品の削減が図れると共に製作工数が減少
し、ローコストとなり、また組立精度が向上する
ものである。
第１図Ａは本考案の実施例の平面図、Ｂはその
Ａ−A′線断面図、第２図及び第３図は本考案の
他の実施例を夫々示す平面図、第４図Ａは従来の
半導体回路装置の平面図、ＢはそのＡ−A′線断
面図、第５図は従来例の他の装置の平面図であ
る。 主要部分の符号の説明、４，５……引出し電
極、６……チツプ、９……ボンデイングランド用
導体パターン、１０……ボンデイングワイヤ、１
１……絶縁基板。
Ａ−A′線断面図、第２図及び第３図は本考案の
他の実施例を夫々示す平面図、第４図Ａは従来の
半導体回路装置の平面図、ＢはそのＡ−A′線断
面図、第５図は従来例の他の装置の平面図であ
る。 主要部分の符号の説明、４，５……引出し電
極、６……チツプ、９……ボンデイングランド用
導体パターン、１０……ボンデイングワイヤ、１
１……絶縁基板。
Claims (1)
- 半導体チツプと、半導体パツケージの引出し電
極と、前記半導体チツプと前記引出し電極との間
を中継接続するためのボンデイングワイヤとを含
む半導体回路装置であつて、前記ボンデイングワ
イヤのためのボンデイングランド用導体パターン
が前記引出し電極設置用基板と同一基板上に形成
されていることを特徴とする半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985127619U JPH0416437Y2 (ja) | 1985-08-21 | 1985-08-21 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985127619U JPH0416437Y2 (ja) | 1985-08-21 | 1985-08-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6236535U JPS6236535U (ja) | 1987-03-04 |
| JPH0416437Y2 true JPH0416437Y2 (ja) | 1992-04-13 |
Family
ID=31022543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985127619U Expired JPH0416437Y2 (ja) | 1985-08-21 | 1985-08-21 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0416437Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58122763A (ja) * | 1982-01-14 | 1983-07-21 | Toshiba Corp | 樹脂封止型半導体装置 |
-
1985
- 1985-08-21 JP JP1985127619U patent/JPH0416437Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6236535U (ja) | 1987-03-04 |
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