JPH0226078A - 電子干渉素子 - Google Patents
電子干渉素子Info
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- JPH0226078A JPH0226078A JP63175239A JP17523988A JPH0226078A JP H0226078 A JPH0226078 A JP H0226078A JP 63175239 A JP63175239 A JP 63175239A JP 17523988 A JP17523988 A JP 17523988A JP H0226078 A JPH0226078 A JP H0226078A
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- gaas
- electrons
- voltage
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
- H10D62/815—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW]
- H10D62/8181—Structures having no potential periodicity in the vertical direction, e.g. lateral superlattices or lateral surface superlattices [LSS]
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- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野１
本発明は、電子干渉素子に関し、特にトンネル効果を利
用したブレーナ型負性抵抗素子または電界効果トランジ
スタとして動作させるのに好適なる３端子素子に関する
ものである。
用したブレーナ型負性抵抗素子または電界効果トランジ
スタとして動作させるのに好適なる３端子素子に関する
ものである。
［従来の技術］
この種従来の電子干渉素子の動作原理は１９７０年、Ｅ
ｓａｋｉ らによって提案されたもので良く知られてい
る（Ｅｓａｋｉ ａｎｄ Ｔｓｕ、 Ｉ Ｂ Ｍ Ｊ、
Ｒｅｓ。
ｓａｋｉ らによって提案されたもので良く知られてい
る（Ｅｓａｋｉ ａｎｄ Ｔｓｕ、 Ｉ Ｂ Ｍ Ｊ、
Ｒｅｓ。
Ｄｅｖ＝１ｏｐ、１４ （１９７０） ６１）。
その構造を第５図に示す。ここで、ＧａＡｓ層ｌとＡｕ
Ａｓ層２とが、それぞれ１〜５０ｎＩ１１の厚さで、ｎ
“−ＧａＡｓ基板３上に、数十層にわたって交互に積み
重ねられている。この積層構造は一般に超格子と呼ばれ
ている。この超格子に、電極４を介してｎ”−ＧａＡｓ
基板３と垂直方向に電流（電子）を流す・ようになって
いる。
Ａｓ層２とが、それぞれ１〜５０ｎＩ１１の厚さで、ｎ
“−ＧａＡｓ基板３上に、数十層にわたって交互に積み
重ねられている。この積層構造は一般に超格子と呼ばれ
ている。この超格子に、電極４を介してｎ”−ＧａＡｓ
基板３と垂直方向に電流（電子）を流す・ようになって
いる。
この超格子の伝導体のエネルギーバンド図を第６図に示
す。第６図において、縦軸方向はエネルギーレベルを表
わす。ＧａＡｓ層ｌ中の伝導帯の電子に対して、 Ａｎ
Ａｓ層２は障壁として働くが、このＡｎ Ａｓ層２の
厚みが薄い場合には、電子はトンネル効果により Ａｌ
１ Ａｓ層２を突き抜ける。この時、ＡｆＬＡｓ層２と
ＧａＡｓ層１との界面で電子が一部反射される。電子の
エネルギーが変化する（すなわち、電子の波長が変化す
る）とき、各々の界面における反射波の位相がそろって
強め合うと、電流が漬れなくなる（すなわち、電子がブ
ラッグ反射され、先に進めなくなる）。逆に、界面にお
ける反射が干渉し合うと、電流が流れる。すなわち、第
６図に示したように、ある電子エネルギーのところで電
流が流れなくなる禁制帯（エネルギーギャップ）と、電
流が流れるミニバンドとが形成される。
す。第６図において、縦軸方向はエネルギーレベルを表
わす。ＧａＡｓ層ｌ中の伝導帯の電子に対して、 Ａｎ
Ａｓ層２は障壁として働くが、このＡｎ Ａｓ層２の
厚みが薄い場合には、電子はトンネル効果により Ａｌ
１ Ａｓ層２を突き抜ける。この時、ＡｆＬＡｓ層２と
ＧａＡｓ層１との界面で電子が一部反射される。電子の
エネルギーが変化する（すなわち、電子の波長が変化す
る）とき、各々の界面における反射波の位相がそろって
強め合うと、電流が漬れなくなる（すなわち、電子がブ
ラッグ反射され、先に進めなくなる）。逆に、界面にお
ける反射が干渉し合うと、電流が流れる。すなわち、第
６図に示したように、ある電子エネルギーのところで電
流が流れなくなる禁制帯（エネルギーギャップ）と、電
流が流れるミニバンドとが形成される。
この素子の電流と電圧とは、第７図に示すような関係に
あり、素子に対する印加電圧が低いときには電子のエネ
ルギーがミニバンド中にあり、電圧の増加とともに電流
が増える。電子が加速され、エネルギーが増加し、電子
が禁制帯にはりると、電流が流れなくなり、負性抵抗が
生ずる。この負性抵抗を利用して、発振器やスイッチを
構成する応用が考えられている。
あり、素子に対する印加電圧が低いときには電子のエネ
ルギーがミニバンド中にあり、電圧の増加とともに電流
が増える。電子が加速され、エネルギーが増加し、電子
が禁制帯にはりると、電流が流れなくなり、負性抵抗が
生ずる。この負性抵抗を利用して、発振器やスイッチを
構成する応用が考えられている。
ＡｕＡｓ層２は、ＧａＡｓ層１中の電子に対してエネル
ギー障壁として働くが、 Ａｌ２ Ａｓ層２の厚みが薄
いので、電子はトンネル効果で突き抜ける。このため、
高速動作が期待される。
ギー障壁として働くが、 Ａｌ２ Ａｓ層２の厚みが薄
いので、電子はトンネル効果で突き抜ける。このため、
高速動作が期待される。
［発明が解決しようとする課題］
しかしながら、この種の素子は縦型構造であるため、集
積化が難しく、さらにかかる素子が２端子素子であるた
めに、その電流・電圧特性は、外部から制御することが
できず、集積化して論理回路を作る上で問題であった。
積化が難しく、さらにかかる素子が２端子素子であるた
めに、その電流・電圧特性は、外部から制御することが
できず、集積化して論理回路を作る上で問題であった。
しかもまた、ＧａＡｓ層１およびＡｊＺ Ａｓ層２は、
数十層積み重ねても高々１１００ｎ程度で薄いので、ゲ
ート電極を付けることが難しかった。
数十層積み重ねても高々１１００ｎ程度で薄いので、ゲ
ート電極を付けることが難しかった。
そこで、本発明の目的は、従来の問題点を解消し、ブレ
ーナ化することによって集積化が容易であり、かつゲー
ト電極を設けて外部から制御することができるように適
切に構成配置した電子干渉素子を提供することにある。
ーナ化することによって集積化が容易であり、かつゲー
ト電極を設けて外部から制御することができるように適
切に構成配置した電子干渉素子を提供することにある。
［課題を解決するための手段］
このような目的を達成するために、本発明は、化合物半
導体からなる傾斜基板と、互いに異なる２種類の化合物
半導体を傾斜基板に垂直な縦縞状に交互に結晶成長させ
て形成した縦型超格子とを具え、傾斜基板に平行にキャ
リアを走らせるように構成したことを特徴とする。
導体からなる傾斜基板と、互いに異なる２種類の化合物
半導体を傾斜基板に垂直な縦縞状に交互に結晶成長させ
て形成した縦型超格子とを具え、傾斜基板に平行にキャ
リアを走らせるように構成したことを特徴とする。
［作 用］
本発明によれば化合物半導体の傾斜基板と、互いに異な
る２種類の化合物半導体を傾斜基板に垂直な縦縞状構造
に結晶成長させて形成した縦型超格子とを具え、傾斜基
板に平行にキャリアを走らせるように構成したので、従
来の素子とは違ってブレーナ型に集積化することが容易
となる。論理回路を作る上での問題は解消される。その
結果、ゲート電極を設けることができるようになったの
で、ゲート電圧を変えることによりこの素子の特性を制
御できる。したがって、従来の２端子動作とは異なり、
３端子動作が可能であり、論理回路を構成することもで
きる。
る２種類の化合物半導体を傾斜基板に垂直な縦縞状構造
に結晶成長させて形成した縦型超格子とを具え、傾斜基
板に平行にキャリアを走らせるように構成したので、従
来の素子とは違ってブレーナ型に集積化することが容易
となる。論理回路を作る上での問題は解消される。その
結果、ゲート電極を設けることができるようになったの
で、ゲート電圧を変えることによりこの素子の特性を制
御できる。したがって、従来の２端子動作とは異なり、
３端子動作が可能であり、論理回路を構成することもで
きる。
［実施例１
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は、本発明の一実施例を示す断面図である。ここ
で、ｌＯはＡＪｌＡｓ層、１１はＧａＡｓ層であり、こ
れら層ｌＯおよび１１は、いずれも厚さがｌＯ〜５０ｎ
ｍで、幅は５〜２０ｎｍである。１２はＡＩｔ ＧａＡ
ｓ層であり、ドナーとしてＳｉを添加量ｎ〜１０１１０
ｌ８’添加したものであり、その厚さは５０〜１００
ｎｍである。１３は無添加のＧａＡｓ層である。１４は
ソース電極、１５はドレイン電極であり、金属を蒸着し
て熱処理するため、第１図に点線で示すように、ＧａＡ
ｓ層１３まで合金化されている。１６はゲートとして働
くショットキー電極である。１７は（１００）面から１
度傾いたＧａＡｓ絶縁基板、すなわち傾斜基板である。
で、ｌＯはＡＪｌＡｓ層、１１はＧａＡｓ層であり、こ
れら層ｌＯおよび１１は、いずれも厚さがｌＯ〜５０ｎ
ｍで、幅は５〜２０ｎｍである。１２はＡＩｔ ＧａＡ
ｓ層であり、ドナーとしてＳｉを添加量ｎ〜１０１１０
ｌ８’添加したものであり、その厚さは５０〜１００
ｎｍである。１３は無添加のＧａＡｓ層である。１４は
ソース電極、１５はドレイン電極であり、金属を蒸着し
て熱処理するため、第１図に点線で示すように、ＧａＡ
ｓ層１３まで合金化されている。１６はゲートとして働
くショットキー電極である。１７は（１００）面から１
度傾いたＧａＡｓ絶縁基板、すなわち傾斜基板である。
ＧａＡｓ絶縁基板１７が１度傾いているため、第１図に
示すように、周期１８ 、２ｎｍの間隔で１原子層ステ
ップの段差（約Ｑ、３ｎｍ）が生ずる。
示すように、周期１８ 、２ｎｍの間隔で１原子層ステ
ップの段差（約Ｑ、３ｎｍ）が生ずる。
ここで、化合物半導体による傾斜基板１７上にＧａＡｓ
層１３を形成した後に、そのステップ状表面に、ｉＡｓ
Ａｓ層上０ａＡｓ層１１とを、交互に、かつ基板面に垂
直な縦縞状構造に結晶成長させて、縦型超格子、すなわ
ち表面超格子を形成する。
層１３を形成した後に、そのステップ状表面に、ｉＡｓ
Ａｓ層上０ａＡｓ層１１とを、交互に、かつ基板面に垂
直な縦縞状構造に結晶成長させて、縦型超格子、すなわ
ち表面超格子を形成する。
この縦型超格子構造は、Ｍｏｃｖｏ （有機金属エピタ
キシー）法やＭＢＥ （分子線エピタキシー）法などに
よって作製することができる。さらに、この縦型超格子
の表面にＡｕＧａＡｓ層１２を形成し、そのステップ状
表面にソース電極１４、ショットキー（ゲート電極）電
極１６およびドレイン電極１５を蒸着により形成する。
キシー）法やＭＢＥ （分子線エピタキシー）法などに
よって作製することができる。さらに、この縦型超格子
の表面にＡｕＧａＡｓ層１２を形成し、そのステップ状
表面にソース電極１４、ショットキー（ゲート電極）電
極１６およびドレイン電極１５を蒸着により形成する。
以上により、傾斜基板１７上にＡｕＡｓ層１０層上０Ａ
ｓ層１１との縦型超格子を設けることで、ゲート端子を
有する３端子素子をプレーナ状に構成することができる
。
ｓ層１１との縦型超格子を設けることで、ゲート端子を
有する３端子素子をプレーナ状に構成することができる
。
このプレーナ構造は、よく知られているＡＪＺＧａＡｓ
／ＧａＡｓ変調ドープ構造（）ＩＥＭＴ構造ともいう）
のへテロ界面に、 ／ＩＡｓ層１０とＧａＡｓ層１１と
からなる縦型超格子（表面超格子）を配置したものであ
る。 ＡｕＡｓ層ｌＯとＧａＡｓ１ｌｌは結晶成長の際
に、ＡＩＬＡｓ、ＧａＡｓの原料を交互に供給して、原
子層ステップ部分に２次元的にＡＩｌ、ＡｓまたはＧａ
Ａｓを付着させ５〜２０ｎａ＋の縞状の周期構造にして
縦型の超格子に構成したものであり、その周期は、Ｇａ
Ａｓ絶縁基板１７の傾斜角度により変えることができる
（Ｆｕｋｕｊａｎｄ ５ａｉｔｏ、＾ｐｐｌ、 Ｐｈｙ
Ｓ、 Ｌｅｔｔｓ、 ５１（１９８７）８２４参照）。
／ＧａＡｓ変調ドープ構造（）ＩＥＭＴ構造ともいう）
のへテロ界面に、 ／ＩＡｓ層１０とＧａＡｓ層１１と
からなる縦型超格子（表面超格子）を配置したものであ
る。 ＡｕＡｓ層ｌＯとＧａＡｓ１ｌｌは結晶成長の際
に、ＡＩＬＡｓ、ＧａＡｓの原料を交互に供給して、原
子層ステップ部分に２次元的にＡＩｌ、ＡｓまたはＧａ
Ａｓを付着させ５〜２０ｎａ＋の縞状の周期構造にして
縦型の超格子に構成したものであり、その周期は、Ｇａ
Ａｓ絶縁基板１７の傾斜角度により変えることができる
（Ｆｕｋｕｊａｎｄ ５ａｉｔｏ、＾ｐｐｌ、 Ｐｈｙ
Ｓ、 Ｌｅｔｔｓ、 ５１（１９８７）８２４参照）。
なお、この構造は１回の結晶成長で作製することができ
るので、その場合には、リソグラフィー（露光、エツチ
ング）により加工した後、再び結晶成長を行う作製方法
を用いる場合よりも、汚染やダメージの影響が小さい利
点がある。
るので、その場合には、リソグラフィー（露光、エツチ
ング）により加工した後、再び結晶成長を行う作製方法
を用いる場合よりも、汚染やダメージの影響が小さい利
点がある。
第１図から明らかなように、本実施例の素子はプレーナ
型であるため、ショットキー電極１６を取り付けること
ができる。
型であるため、ショットキー電極１６を取り付けること
ができる。
Ａｊ！ ＧａＡｓ層１２から供給されたキャリアとして
の電子は、ＡｕＡｓ層１０層上０ＡｆｌＧａＡｓ層１２
と比較して、バンドギャップの小さいＧａＡｓ層１１に
蓄えられるが、 ＡｌＡｓｌＡｓ層厚０場合には、電子
はこのｌＡｓ層ｌＯをトンネル効果で突鮒抜け、第６図
と同様にミニバンドを形成する。
の電子は、ＡｕＡｓ層１０層上０ＡｆｌＧａＡｓ層１２
と比較して、バンドギャップの小さいＧａＡｓ層１１に
蓄えられるが、 ＡｌＡｓｌＡｓ層厚０場合には、電子
はこのｌＡｓ層ｌＯをトンネル効果で突鮒抜け、第６図
と同様にミニバンドを形成する。
この構造のバンド図を第２図に示す。この場合、電子は
ＧａＡｓ絶縁基板１７と平行に走らせる。ここで、ソー
ス電極およびドレイン電極１４および１５のみを使用し
た２端子動作では、従来例について説明してように、ソ
ース・ドレイン間電圧を印加すると、負性抵抗が生ずる
。
ＧａＡｓ絶縁基板１７と平行に走らせる。ここで、ソー
ス電極およびドレイン電極１４および１５のみを使用し
た２端子動作では、従来例について説明してように、ソ
ース・ドレイン間電圧を印加すると、負性抵抗が生ずる
。
他方、ショットキー（ゲート）電極１６に正の電圧を印
加すると、 ＡｊＺ ＧａＡｓ層１２と、 へ２＾Ｓ層
１０およびＧａＡｓ層１１とのへテロ界面に電子が誘起
され、電子濃度が増加する。すなわち、第２図において
、フェルミ準位が上がる。このようにゲート電圧により
フェルミ準位の位置が制御できるため、３端子動作が可
能となる。例えば、ある一定のソース・ドレイン間電圧
のもとで、フェルミ準位が下のミニバンド中に存在する
ようにゲート電圧を印加して電流を流した状態のとき、
正電圧方向にゲート電圧を上げると、フェルミ準位が上
昇して禁制帯に入り、電流が流れなくなる。このように
ゲート電圧を変えることにより、第３図に示すように、
種々の電圧−電流特性が得られる。この結果、ゲート電
圧によってスイッチング動作が可能である。
加すると、 ＡｊＺ ＧａＡｓ層１２と、 へ２＾Ｓ層
１０およびＧａＡｓ層１１とのへテロ界面に電子が誘起
され、電子濃度が増加する。すなわち、第２図において
、フェルミ準位が上がる。このようにゲート電圧により
フェルミ準位の位置が制御できるため、３端子動作が可
能となる。例えば、ある一定のソース・ドレイン間電圧
のもとで、フェルミ準位が下のミニバンド中に存在する
ようにゲート電圧を印加して電流を流した状態のとき、
正電圧方向にゲート電圧を上げると、フェルミ準位が上
昇して禁制帯に入り、電流が流れなくなる。このように
ゲート電圧を変えることにより、第３図に示すように、
種々の電圧−電流特性が得られる。この結果、ゲート電
圧によってスイッチング動作が可能である。
ＡｌＡｓｌＡｓ層厚０場合には、電子はＡｕＡｓ層１０
層上０ネルすることができず、ＧａＡｓ層１３を流れる
が、この場合にも、 Ａｌ１Ａｓ層ｌＯと、ＧａＡｓ層
１１との電位の影響を受けるため、その影響によって反
射生じてミニバンドが形成される。従って％ ＡＡＡ
ｓ層１０が薄い場合と同様に、ゲート電圧で制御できる
負性抵抗が生ずる。
層上０ネルすることができず、ＧａＡｓ層１３を流れる
が、この場合にも、 Ａｌ１Ａｓ層ｌＯと、ＧａＡｓ層
１１との電位の影響を受けるため、その影響によって反
射生じてミニバンドが形成される。従って％ ＡＡＡ
ｓ層１０が薄い場合と同様に、ゲート電圧で制御できる
負性抵抗が生ずる。
以上、本発明素子を負性抵抗素子として利用する方法に
ついて説明したが、その他、本発明素子において、ソー
ス・ドレイン間電圧を一定にしておき、その間を流れる
電流をゲート電圧によって変えることにより、通常の電
界効果トランジスタ動作をする素子として機能させるこ
とも可能である。すなわち、ＡＪＩＧａＡｓ層１２が絶
縁層上２て働くため（Ｓｉドナーから放出される電子は
、 Ａ４Ａｓ層ｌＯおよびＧａＡｓＦｉｌｌに蓄えられ
、 Ａｌ２ ＧａＡｓ１２層は空乏化している） 、Ｍ
ＩＳ構造になり、正のゲート電圧を印加すると、電子が
Ａｌ１ Ａｓ層ｌＯおよびＧａＡｓ層１１に誘起される
。従って、ゲート電圧、ソース・ドレイン間電圧、およ
び動作電圧を適当に選択することによって、通常の電界
効果トランジスタとして動作させることが可能になる。
ついて説明したが、その他、本発明素子において、ソー
ス・ドレイン間電圧を一定にしておき、その間を流れる
電流をゲート電圧によって変えることにより、通常の電
界効果トランジスタ動作をする素子として機能させるこ
とも可能である。すなわち、ＡＪＩＧａＡｓ層１２が絶
縁層上２て働くため（Ｓｉドナーから放出される電子は
、 Ａ４Ａｓ層ｌＯおよびＧａＡｓＦｉｌｌに蓄えられ
、 Ａｌ２ ＧａＡｓ１２層は空乏化している） 、Ｍ
ＩＳ構造になり、正のゲート電圧を印加すると、電子が
Ａｌ１ Ａｓ層ｌＯおよびＧａＡｓ層１１に誘起される
。従って、ゲート電圧、ソース・ドレイン間電圧、およ
び動作電圧を適当に選択することによって、通常の電界
効果トランジスタとして動作させることが可能になる。
第４図は、本発明の別の実施例を示す断面図である。こ
こで、 ＾ｊ２Ａｓ層１０およびＧａＡｓ層１１は十分
薄くしてミニバンドを形成するようにする。１８は無添
加のＡ１．ＧａＡｓ層であり、ゲート電極１６とＡＩｔ
Ａｓ層ｌＯおよびＧａＡｓ層１１との間の絶縁膜として
作用し、それによりＭＩＳ構造が形成される。ゲート電
極１６に正電圧を印加すると、電子がＡ１＾Ｓ１ｌ０お
よびＧａＡｓ層１１に誘起され、フェルミ準位の位置が
変わり、これまで説明してきたのと同様に、この構造で
も負性抵抗が生じる。この素子は、ゲート電圧によりソ
ース・ドレイン間電流を制御する通常の電界効果トラン
ジスタとして動作させることもできる。
こで、 ＾ｊ２Ａｓ層１０およびＧａＡｓ層１１は十分
薄くしてミニバンドを形成するようにする。１８は無添
加のＡ１．ＧａＡｓ層であり、ゲート電極１６とＡＩｔ
Ａｓ層ｌＯおよびＧａＡｓ層１１との間の絶縁膜として
作用し、それによりＭＩＳ構造が形成される。ゲート電
極１６に正電圧を印加すると、電子がＡ１＾Ｓ１ｌ０お
よびＧａＡｓ層１１に誘起され、フェルミ準位の位置が
変わり、これまで説明してきたのと同様に、この構造で
も負性抵抗が生じる。この素子は、ゲート電圧によりソ
ース・ドレイン間電流を制御する通常の電界効果トラン
ジスタとして動作させることもできる。
上述した本発明の実施例では、キャリアとして電子を用
いる場合について説明したが、本発明はこの例にのみ限
られるものではなく、Ｐ型不純物を用いて、正孔をキャ
リアとする構造であってもよいことは勿論である。
いる場合について説明したが、本発明はこの例にのみ限
られるものではなく、Ｐ型不純物を用いて、正孔をキャ
リアとする構造であってもよいことは勿論である。
以上の実施例では、Ａｌ１ Ａｓ／ ＧａＡｓによる縦
型超格子を例に挙げたが、八１１ ＧａＡｓ層 ＧａＡ
ｓ、 ＩｎＧａＡｓ／ＩｎＰ、Ｇａ１ｎＰ／ＧａＡｓ、
Ａ ＩＬ ＩｎＡｓ／ＩｎＧａ八ｓなど各１重のへｌ
−Ｖ族生導体やＺｎ５ｅ／ＧａＡｓ等のＩＩ−ＶＴ族
半導体材料を用いても本発明の電子干渉素子を実現する
ことができる。
型超格子を例に挙げたが、八１１ ＧａＡｓ層 ＧａＡ
ｓ、 ＩｎＧａＡｓ／ＩｎＰ、Ｇａ１ｎＰ／ＧａＡｓ、
Ａ ＩＬ ＩｎＡｓ／ＩｎＧａ八ｓなど各１重のへｌ
−Ｖ族生導体やＺｎ５ｅ／ＧａＡｓ等のＩＩ−ＶＴ族
半導体材料を用いても本発明の電子干渉素子を実現する
ことができる。
［発明の効果］
以上説明したように、本発明によれば化合物半導体の傾
斜基板と、互いに異なる２種類の化合物半導体を傾斜基
板に垂直な！ＩＩＭ状構造に結晶成長させて形成した縦
型超格子とを具え、傾斜基板に平行にキャリアを走らせ
るように構成したので、従来の素子とは違ってプレーナ
型に集積化することが容易となる。その結果、論理回路
を作る上での問題は解消される。ゲート電極を設けるこ
とができるようになったので、ゲート電圧を変えること
によりこの素子の特性を制御できる。したがって、従来
の２＠子動作とは異なり、３端子動作が可能であり、論
理回路を構成することもできるという利点がある。
斜基板と、互いに異なる２種類の化合物半導体を傾斜基
板に垂直な！ＩＩＭ状構造に結晶成長させて形成した縦
型超格子とを具え、傾斜基板に平行にキャリアを走らせ
るように構成したので、従来の素子とは違ってプレーナ
型に集積化することが容易となる。その結果、論理回路
を作る上での問題は解消される。ゲート電極を設けるこ
とができるようになったので、ゲート電圧を変えること
によりこの素子の特性を制御できる。したがって、従来
の２＠子動作とは異なり、３端子動作が可能であり、論
理回路を構成することもできるという利点がある。
本発明素子は、３端子の負性抵抗素子として機能させる
ことができると共に、通常の電界効果トランジスタと同
様の動作を示す素子として用いることもできる。
ことができると共に、通常の電界効果トランジスタと同
様の動作を示す素子として用いることもできる。
第１図は本発明の一実施例を示す断面図、￥Ｓ２図は第
１図に示した素子の伝導帯のエネルギーバンド図、 第３図は第１図に示した素子において、ゲート電圧をパ
ラメータとしたソース・ドレイン電流−電圧特性を示す
特性図、 第４図は本発明の他の実施例を示す断面図、第５図は従
来の電子干渉素子の一例を示す断面第６図はその伝導帯
のエネルギーバンド図、第７図は同じく電流−電圧特性
を示す特性図である。 １・・・ＧａＡｓ層、 ２・＝Ａｊ！Ａｓ層、 ３−−−ｎ”−ＧａＡｓ基板、 ４・・・電極、 ５ ・−ｎ”−ＧａＡｓ層、 １０− Ａｊ２Ａｓ層、 １ｌ−＝−ＧａＡｓ層、 １２・ＡｆＧａＡｓ層、 １３”−ＧａＡｓ層、 １４−・・ソース電極、 １５・・・ドレイン電極、 １６・・・ショットキー電極（ゲート電極）、１７−−
−ＧａＡｓ絶縁基板、 １８− ＡｊＬ ＧａＡｓ層。 伝３＃千の１キ】レギーンλ゛ンド図 第２図 ソース・トルイン銃シも一電りオー＋支を示すＶ日夜図
第３図
１図に示した素子の伝導帯のエネルギーバンド図、 第３図は第１図に示した素子において、ゲート電圧をパ
ラメータとしたソース・ドレイン電流−電圧特性を示す
特性図、 第４図は本発明の他の実施例を示す断面図、第５図は従
来の電子干渉素子の一例を示す断面第６図はその伝導帯
のエネルギーバンド図、第７図は同じく電流−電圧特性
を示す特性図である。 １・・・ＧａＡｓ層、 ２・＝Ａｊ！Ａｓ層、 ３−−−ｎ”−ＧａＡｓ基板、 ４・・・電極、 ５ ・−ｎ”−ＧａＡｓ層、 １０− Ａｊ２Ａｓ層、 １ｌ−＝−ＧａＡｓ層、 １２・ＡｆＧａＡｓ層、 １３”−ＧａＡｓ層、 １４−・・ソース電極、 １５・・・ドレイン電極、 １６・・・ショットキー電極（ゲート電極）、１７−−
−ＧａＡｓ絶縁基板、 １８− ＡｊＬ ＧａＡｓ層。 伝３＃千の１キ】レギーンλ゛ンド図 第２図 ソース・トルイン銃シも一電りオー＋支を示すＶ日夜図
第３図
Claims (1)
- １）化合物半導体からなる傾斜基板と、互いに異なる２
種類の化合物半導体を前記傾斜基板に垂直な縦縞状に交
互に結晶成長させて形成した縦型超格子とを具え、前記
傾斜基板に平行にキャリアを走らせるように構成したこ
とを特徴とする電子干渉素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175239A JPH0226078A (ja) | 1988-07-15 | 1988-07-15 | 電子干渉素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175239A JPH0226078A (ja) | 1988-07-15 | 1988-07-15 | 電子干渉素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0226078A true JPH0226078A (ja) | 1990-01-29 |
Family
ID=15992694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63175239A Pending JPH0226078A (ja) | 1988-07-15 | 1988-07-15 | 電子干渉素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0226078A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436468A (en) * | 1992-03-17 | 1995-07-25 | Fujitsu Limited | Ordered mixed crystal semiconductor superlattice device |
| US5523585A (en) * | 1993-11-17 | 1996-06-04 | Fujitsu Limited | Semiconductor device having a superlattice structure |
-
1988
- 1988-07-15 JP JP63175239A patent/JPH0226078A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436468A (en) * | 1992-03-17 | 1995-07-25 | Fujitsu Limited | Ordered mixed crystal semiconductor superlattice device |
| US5523585A (en) * | 1993-11-17 | 1996-06-04 | Fujitsu Limited | Semiconductor device having a superlattice structure |
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