JPH02260822A

JPH02260822A - Ｃｍｉ符号復合回路

Info

Publication number: JPH02260822A
Application number: JP1078547A
Authority: JP
Inventors: Sunao Ronte; 素直論手
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1989-03-31
Filing date: 1989-03-31
Publication date: 1990-10-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、入力であるＣ　Ｍ　Ｉ　（（：ｏｄｅ　Ｍ
ａｒｋｅｄＩｎｖｅｒｓｉｏｎ）符号信号の符号則が変
化した場合でも、復号を簡単な回路構成で実現できるよ
うにしたＣＭＩ符号復号回路に関するものである。

〔従来の技術〕

はじめに、Ｃｔ符号を用いる伝送方式について説明する
。

〔従来の技術〕

ＣＭＩ符号では、通常２値符号の１ビツトに対して２ビ
ツトが割り当てられている。この２ビツトをブロックと
称する。このＣＭＩ符号には２種類あり、一方は通常２
値符号“０゛に対し、“０１”が割り当てられ、また、
通常２値符号“１”に対し、“００“、′１１″を交互
に割り当てる符号形式のものであり、他方は２値符号“
０″に対し１０′″が割り当てられ、通常２値符号′１
″に対し、”ｏｏ”、“１１”を交互に割り当てる符号
形式のものである。

ＣＭＩブロック同期回路は、上述の２種類のＣＭＩ符号
化により符号化した信号のブロック同期を確立するもの
で、２種類のＣＭＩ符号信号のいずれが入力されても自
動的にその人力されたＣＭＩ符号信号に合った同期信号
を出力するものである。なお、本明細書においては、上
記２種類のＣＭＩ符号のうち１１９　Ｎに対し“０１″
を割り当てる方を正常ＣＭＩ符号と称し、′０″に対し
“１０”を割り当てる方を異常ＣＭＩ符号という。

第５図は従来のこの種のＣＭＩブロック同期回路の一例
を示すものである（特開昭６１−１７１２４７号公報参
照）。この図において、３１はブロック周期ｆ０のＣＭ
Ｉ信号の入力端子、３２は２ｆ０周期の２ｆＯクロック
信号の入力端子、３３は正常立下り位置検出回路、３４
は異常立下り位置検出回路、３５は前記正常立下り位置
検出回路３３および異常立下り位置検出回路３４の出力
を受けて、正常か異常かを判断する正常／異常立下り検
出回路、３６はＯＲゲート、３７は同期保護回路、３８
はｆ０クロック発生器で、前記入力端子３２からの２ｆ
Ｏクロック信号から周期ｆ０のｆ０ブロック同期信号と
、これとπだけ位相のずれたｆ。ブロック同期信号のい
ずれかが同期保護回路３７の出力により制御されて発生
する。３９は同期はずれ信号の出力端子、４０は同期信
号の出力端子を示す。

次に動作について説明する。

入力端子３１にＣＭＩ符号化信号が入力し、正常立下り
位置検出回路３３．異常立下り位置検出回路３４に印加
される。正常立下り位置検出回路３３はＣＭＩ符号化信
号のブロックとブロックの境界の立下り位置を検出し、
正常立下り位置検出パルスをその立下り時点で発生し、
異常立下り位置検出回路３４はＣＭＩ符号化信号のブロ
ック内（ブロックの中間）の立下り位置を検出し、その
立下り時点で異常立下り位置検出パルスを発生する。そ
れぞれの検出パルスと正常／異常立下り検出回路３５と
ＯＲゲート３６へ出力される。正常／異常立下り検出回
路３５ではＣＭＩ符号化信号の立下りが検出される毎に
、その立下り位置が正常立下り位置か異常立下り位置か
を判定し、同期保護回路３７に正常／異常立下りの判定
出力を送る。同期保護回路３７では同期の前方保護およ
び後方保護を行い、同期はずれ時に同期はずれ信号を発
生し、これを出力端子３９およびｆ。クロック発生器３
８に送出する。

ここで、同期とは正常立下り位置が検出されるＣＭＩ符
号化信号のブロック同期をいい、同期の検出とは正常立
下り位置の検出をいい、また、非同期の検出とは異常立
下り位置の検出を云う。

同期保護回路３７は後方保護として同期を検出した出力
が０回連続するとき、内蔵するＳ−Ｒフリップフロップ
をセットしてブロック同期確立状態とし、前方保護とし
て非同期がｍ回連続する場合、前記Ｓ−Ｒフリップフロ
ップをリセットし、同期はずれ状態とするように構成さ
れている。このような同期保護回路３７は一般的なフレ
ーム同期回路の保護回路によく用いられている。Ｓ−Ｒ
フリップフロップの出力は出力端子３９に送出される。

同期保護回路３７では同期はずれが検出された場合、同
期はずれ信号をｆ０クロック発生器３８の２ｆＯクロツ
クインヒビツト端子３８ａに送る。これによりｆ０クロ
ッ・り発生器゛３８は２ｆＯクロック信号を１ビツト禁
止した後、１／２分周を行う。すなわち、ブロックのと
り方を１ビツトずらし入力したＣＭＩ符号化信号に対す
るブロック同期をとる。このようにしてｆ０クロック発
生器３日からブロック同期がとられたｆ０ブロック同期
信号が出力端子４０から出力される。

このようなＣＭＩ符号を用いた場合のＣＭＩ符号復号回
路の一例を第６図に示す。

この図で、４１はＣＭＩ信号が入力される入力端子、４
２はＣＭＩ符号の１ブロックの周期ｆ０の１／２の繰り
返し周期２ｆＯを有する２ｆＯクロック信号が入力され
る入力端子、４３はブロック同期回路で、ＣＭＩ符号の
正常状態信号が異常状態信号のいずれかに応じてｆＯブ
ロック同期信号またはｆ０ブロック同期信号を出力して
同期をとるものである。４４．４５は前半パルス記憶回
路と後半パルス記憶回路で、両者で記憶回路部４６が形
成される。４７は組み合せ論理回路で、アンド回路Ｇ１
．フリップフロックＦＦ、〜ＦＦ４．ＯＲ回路ＧＯ＋ナ
ンド回路Ｇｎ等からなる。４日は布線部で、組み合せ論
理回路の“０１”、“１０“のどちらかをＣＲＶ（符号
則違反；　（：ｏｄｅ　Ｒｕ１ｅ　Ｖｉｏｌａｔｉｏｎ
　）符号とするかを決定する。４９はＮＲＺ信号の出力
端子、５０はＣＲＶ信号の出力端子である。

その動作を簡単に説明すると、入力データの各ビットの
前半の値が前半パルス記憶回路４４に読込まれ、後半の
値が後半パルス記憶回路４５に読込まれる。人力符号が
“０１”の場合はナンド回路Ｇ。を通ってフリップフロ
ップＦＦｓのデータ端子りに読込まれ、出力端子４９に
高速データ信号“０”が出力される。入力符号が“１０
”の場合もナンド回路ＧｎからフリップフロップＦＦ。

に読込まれ、出力端子４９に“０”が出力される。この
とき、出力端子５０にＣＲＶ符号が出力される。入力符
号が“１１″または′００”の場合は以前の符号状態“
００“または“１１”に対して状態が反転しているかど
うかを検出して、反転していない場合に出力端子５０か
らＣＲＶ信号が出力される。このようにして、出力端子
４９および５０からは正しいＣＭＩ信号の復号信号およ
びＣＲＶ信号を得ることができる。

（発明が解決しようとする課題〕上記の従来のＣＭＩ符号復号回路においては、ＣＭＩ符
号の前半、後半のデータ内容を入力としてこれらの内容
をあらかじめ決められたＮＲＺ値／ＣＭＩ符号、ＣＲＶ
信号値／ＣＭＩ符号の対応を布線部４日の布線を変更す
ることで行っており、例えば、ＣＭＩ符号則の“０１“
、“１ｏ”のどちらをＮＲＺ値のＯ″のＣＲＶとするか
は、布線変更するより方法がなかった。さらに、ＣＲＶ
信号を復調するのには、かなり複雑な論理回路を必要と
する等の問題があった。

この発明は、上記の点にかんがみなされたもので、符号
則を外部から容易に変更できるとともに、比較的簡単な
論理回路で構成可能なＣＭＩ符号復号回路を提供するこ
とを目的とする。

〔課題を解決するための手段〕

この発明にかかる゛ＣＭＩ符号復号回路は、ＣＭＩ符号
信号の１ブロック内の前半パルスおよび後半パルスをそ
れぞれ記憶する第１．第２の記憶回路と、前半パルスお
よび後半パルスが同一符号であることを検知して記憶す
る第３の記憶回路と、ＣＭＩ／ＮＲＺ符号則およびＣＭ
Ｉ／ＣＲＶ符号則を論理レベルで記憶する第４の記憶回
路と、第１と第２の記憶回路の出力の出力値を受領して
選択信号とし、第４の記憶回路の値を入力値として選択
信号に応じてＮＲＺ信号を復号出力する第１の選択回路
と、第３の記憶回路の出力値を受領して選択信号とし第
４の記憶回路の値を入力値として第３の記憶回路からの
選択信号に応じてＣＲＶ信号を復号出力する第２の選択
回路とを有するものである。

〔作用〕

この発明においては、第４の記憶回路にあらかじめ記憶
されているＣＭＩ／ＮＲＺ符号則による信号と、第１．
第２の記憶回路に記憶されるＣＭＩ符号信号の前半パル
スと後半パルスとが第１の選択回路に入力されてＮＲＺ
信号が復号される。

また、第４の記憶回路に記憶されているＣＭＩ／ＣＲＶ
符号則による信号と第３の記憶回路に記憶された信号が
第２の選択回路に入力されてＣＲＶ信号が復号される。

そして、ＣＲＶ信号の符号則は第４の記憶回路の論理レ
ベルを変更することで変更される。

〔実施例〕

第１図はこの発明の一実施例を示す回路のブロック図で
ある。この図で、１１はＣＭＩ信号が印加される入力端
子、１２はブロック周期ｆＯの１／２の周期の２ｆ０ク
ロック信号が印加される入力端子、１３はブロック同期
回路で、ＣＭＩ信号の正常状態信号、異常状悪心じてｆ
０同期クロック信号またはｆ０同期クロック信号を出力
する、１４は第１の記憶回路で、ＣＭＩ信号の１ブロッ
クの前半パルスを記憶する。１５は第２の記憶回路で、
ＣＭＩ信号の１ブロックの後半パルスを記憶する。１６
はエクスクル−シブノア回路で、第１．第２の記憶回路
１４．１５の出力を入力とする。１７はアンドゲートで
、ストローブ信号Ｓｔとエクスクル−シブノア回路１６
の出力を人力とする。１８は第３の記憶回路で、第２の
記憶回路の出力がＤ端子に、アンドゲート１７に出力が
ＣＫ端子に入力される。１９は第４の記憶回路で、下記
第１表の真理値はＣＭＩ／ＮＲＺ値変換テーブルであり
、この例のように期待出力値を記憶しておく。２０は第
１の選択回路で、第４の記憶回路１９の設定値（“１”
または“０”）を選択入力に応じて出力する。つまり第
１の選択回路２０の人力信号Ａ、Ｈの選択入力値に応じ
て第１表に基づいた出力が得られる。２１は第２の選択
回路であり、入力信号Ａ、Ｂ、Ｃに応じて第２表に示す
ような出力が得られる。

なお、第１図の２２．２３はＤフリップフロップを示す
。

第２表第３図はストローブ信号Ｓｔを作成するアンドゲート１
７の波形図である。２ｆｏクロック信号とｆ０クロック
信号とを２人力のアンドゲート１７に印加すると、第３
図に示すようなストローブ信号Ｓｔが得られる。

第４図に第４の記憶回路１９と第１の選択回路２０との
詳細の一例を示すもので、第４の記憶回路１９には“１
，０．Ｏ，Ｏ”が記憶され、アンドゲートＧ５〜Ｇ８の
一方の入力端子に加えられている。また、アンドゲート
Ｇ１〜Ｇ４の一方の端には入力信号Ａが、他方には入力
信号Ｂが印加されている。いまＡ−０，Ｂ＝Ｏの場合、
第１表のように出力にも１″がオアゲートＧ９から出力
されることが容、易に理解される。なお、第２の選択回
路２１についても全く同様に構成することができる。

次に第１図の実施例の動作について第２図のタイミング
チャートを参照にしながら説明する。なお、以下の本文
中の■〜［相］と、第２図中の■〜［相］とは符合して
いる。

まず、ＣＭＩ符号の各ブロックごとにＩＡ。

ＩＢ、２Ａ、２Ｂ・・・・・・のように番号をつける■
。

この場合のＣＭＩ信号はＩＡ＝１．ＩＢ＝０であるから
第１のブロックは“０″、次のブロックは２Ａ＝、０．
２Ｂ＝０であるから１″・・・・・・どなる、さらに７
Ｂ−１，７Ａ＝ＯであるからこれはＣＲＶ信号であるこ
とがわかる。

２ｆ０クロック信号は、ＣＭＩ信号の１／２周期の信号
■であり、これがブロック同期回路１３に印加され、ｆ
０クロック同期信号■が出力される。ＣＭＩ信号は、第
１の記憶回路１４で前半パルスが■、第２の記憶回路１
５で後半パルスが■、２ｆ０クロック信号に応じて記憶
される。エクスクル−シブノア回路１６は、上記前半、
パルスおよび後半パルスが同符号である時に、“１”を
出力としてアンドゲート１７のゲート信号となる。スト
ローブ信号Ｓｔは、２ｆｏクロック信号の１／２の周期
のタイミングパルス■であり、アンドゲート１７により
ゲーティングされて、このタイミングパルスに同期して
“１″、０”情報が第３の記憶回路１８に記憶される■
。したがって、第３の記憶回路１８の出力値は、“１”
“０”交番信号の状態を保持することになる。

ストローブ信号Ｓｔは、第１の記憶回路１４゜第２の記
憶回路１５の出力値より遅れたタイミングで出力される
ために、第３の記憶回路１８の出力値は現在の“１“、
“０”交番信号に対してｆＯクロック信号の立上りタイ
ミングにおいては、より以前の“１”、“０”交番信号
を表わしていることになる。

第１の選択回路２０は第４の記憶回路１９の設定値（“
１”または“０”）を選択入力に応じて出力する。第１
表の真理値はＣＭＩ／ＮＲＺ値変換テーブルであり、こ
の例での期待出力値を第４の記憶回路１９に登録してお
く。第１の選択回路２０への選択入力値Ａ、Ｂに応じて
、この真理値に従って出力する。Ｄフリップフロップ２
２は、ｆｏクロック信号の立上りタイミングにおいては
をリタイミングして出力する。

第１．第２の選択回路２０，２１の出力が動作時間を要
してｆ。クロック信号の立上りタイミングより遅れる場
合は、第１．第２の選択入力値Ａ、Ｂ、ＣをＤフリップ
フロップを一度、ｆ０クロック信号の立上りタイミング
でリタイミングした後、この出力値を第１．第２の選択
人力値ＡＢ、Ｃとして人力することにより、上記第１．
第２の選択回路２０．２１の動作時間によらず安定した
出力値が得られる。

第２の選択回路２１も同様に、第２表の真理値の値に応
じて出力され、Ｄフリップフロップ２３でリタイミング
される。

〔発明の効果）この発明は以上詳細に示したよう辷、第４の記憶回路に
ＣＭＩ／ＮＲＺ符号則およびＣＭＩ／ＣＲＶ符号則を論
理レベルで記憶するようにし、これを第１．第２の選択
回路に与えてＮＲＺ信号。

ＣＲＶ信号を出力するようにしたので、第４の記憶回路
の記憶値を変化させることで符号則の変更が容易に行う
ことができる。そして、第１．第２の選択回路は２人力
ＡＮＤ、多入力ＯＲ等の簡単なゲートで構成できるので
、ゲートアレイに応用し易い利点がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は、第１図の実施例の動作を説明するための波形図、第
３図は、第１図の実施例のストローブ信号を作成するた
めの波形図、第４図は第４の記憶回路と第１の選択回路
の詳細の一例を示す図、第５図はＣＭＩ符号を用いた伝
送方式を説明するための従来のＣＭＩブロック同期回路
のブロック図、第６図は従来のＣＭＩ符号復号回路の一
例を示すブロック図である。図中、１１は入力端子、１２は入力端子、１３はブロッ
ク同期回路、１４は第１の記憶回路、１５は第２の記憶
回路、１６はエクスクル−シブノア回路、１７はアンド
ゲート、１８は第３の記憶回路、１９は第４の記憶回路
、２０は第１の選択回路、２１は第２の選択回路、２２
．２３はＤフリップフロップである。第３図ストローフィを号Ｓｔ：′；第図入ｈ

Claims

【特許請求の範囲】

ＣＭＩ符号信号を入力し、これをＣＲＶ符号信号を含む
ＮＲＺ符号形式の信号に復号するためのＣＭＩ復号化回
路において、前記ＣＭＩ符号信号の１ブロック内の前半
パルスおよび後半パルスをそれぞれ記憶する第１、第２
の記憶回路と、前記前半パルスおよび後半パルスが同一
符号であることを検知して記憶する第３の記憶回路と、
ＣＭＩ／ＮＲＺ符号則およびＣＭＩ／ＣＲＶ符号則を論
理レベルで記憶する第４の記憶回路と、前記第１と第２
の記憶回路の出力の出力値を受領して選択信号とし、前
記第４の記憶回路の値を入力値として前記選択信号に応
じてＮＲＺ信号を復号出力する第１の選択回路と、前記
第３の記憶回路の出力値を受領して選択信号とし前記第
４の記憶回路の値を入力値として前記第３の記憶回路か
らの選択信号に応じてＣＲＶ信号を復号出力する第２の
選択回路とからなることを特徴とするＣＭＩ符号復号回
路。